第6章存储器及其接口.ppt

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1、1,第6章 存储器及其接口,教学重点 半导体存储器的分类 芯片 SRAM 61146和 DRAM 2116 芯片EPROM 2716 存储器与CPU的连接 本章主要讨论半导体存储器及组成主存的方法,2,6.1 存储器的分类与组成,微型计算机的存储结构 寄存器位于CPU中 主存由半导体存储器(ROM/RAM)构成 辅存指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作 高速缓存(CACHE)由静态RAM芯片构成 P211图6.1内存外存与CPU的连接,CPU（寄存器）,CACHE （高速缓存）,主存（内存）,辅存（外存）,3,6.1.1 半导体存储器的分类,按制造工艺分类 双极型：速度快

2、、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低 按使用属性分类 随机存取存储器 RAM：可读可写、断电丢失 只读存储器 ROM：只读、断电不丢失,详细分类，请看图示,4,图6.2 半导体存储器的分类,半导体 存储器,只读存储器 （ROM）,随机存取存储器 （RAM）,静态 RAM（SRAM） 动态 RAM（DRAM） 非易失 RAM（NVRAM）,掩膜式ROM 一次性可编程 ROM（PROM） 紫外线擦除可编程 ROM（EPROM） 电擦除可编程 ROM（EEPROM）,5,读写存储器RAM,6,只读存储器ROM,掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可

3、更改 EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）进行擦除,7,6.1.2 半导体存储器的组成,1. 存储体由基本存储电路构成，用来存储信息，通常排列成矩阵，其地址线的位数与存储单元的个数有关 2n=N。 2. 地址选择电路根据输入的地址编码来选中芯片内某个特定的存储单元,分单译码、双译码。 3. 读写电路与控制电路-包括读写放大器(处于数据总线和被选中单元之间)，数据缓冲电路(数据输入输出通道)，片选控制端CS

4、和读写控制逻辑。P214图6.4 。,8,地址译码电路,译码器,A5 A4 A3 A2 A1 A0,63,0,1,存储单元,64个单元,行译码,A2 A1 A0,7,1,0,列译码,A3A4A5,0,1,7,64个单元,单译码结构P245,双译码结构p246,9,SRAM 芯片的内部结构,Di,行 地 址 译 码,列地址译码,A3 A2 A1 A0,A4 A5 A6 A7,1,0,0,15,15,1,CS OE WE,输入缓冲,输出缓冲,基本存储单元,列选通,10,6.2 随机存取存储器RAM,6.2.1 静态随机存取存储器 1. SRAM基本存储电路,11,2. SRAM的组成,12,3.

5、SRAM的读写过程,1）读出：地址被送到RAM的地址输入端，经X、Y译码，产生行选、列选信号，选中单元，同时读控制信号和片选信号将输出缓冲的三态门打开，所存信息出现在DB上。 2）写入：同上先选中单元，同时写信号和片选将打开输入缓冲三态门，DB上的信息被送入单元。 3）存储状态：某单元不被选中，其基本存储电路与DB是隔离的，DB上的信息不会对该单元起作用，该单元处于存储状态。,13,4. SRAM芯片举例,常用的有2114、2142、6116、6264 6116的存储容量为2K8 24个引脚： 11 根地址线 A10A0 8根数据线 I/O7I/O0 片选 CS 读写 WE 输出允许OE 存储

6、体128 128 P217,1 2 3 4 5 6 7 8 9 10 11 12,24 2322 21 20 19 18 17 16 15,Vcc A8 A9 WE OE A10 I/O7 I/O6 I/O5,A7 A6 A5 A4 A3 A2 A1 A0 I/O0,功能,I/O1 I/O2 GND,13,14,I/O2,I/O3,I/O4,14,SRAM芯片6264,存储容量为 8K8 28个引脚： 13 根地址线 A12A0 8 根数据线 D7D0 2 根片选 CS1、CS2 读写 WE、OE P218例,功能,+5V -WE CS2 A8 A9 A11 -OE A10 -CS1 D7 D

7、6 D5 D4 D3,NC A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND,1 2 3 4 5 6 7 8 9 10 11 12 13 14,28 27 26 25 24 23 22 21 20 19 18 17 16 15,15,32K8的SRAM芯片62256,A14,A12,A7,A6,A5,A4,A3,A2,A1,A0,D0,D1,D2,GND,D3,D4,D5,D6,D7,CS,A10,OE,A11,A9,A8,A13,WE,Vcc,62256引脚图,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,

8、OE,CS,WE,D7,D6,D5,D4,D3,D2,D1,D0,62256逻辑图,16,6.2.2 动态随机存取存储器,DRAM以MOS管栅极电容是否充有电荷来存储信息。 基本存储电路有4管、3管和单管等。 P320 3管。,17,2）单管动态基本存储电路,写入：字选线为1，T1导通，信息由D存入CS。 读出：字选线为1，T1导通，CS上的信息通过T1送到D线。 信息读出后，CS上的电压下降，要保存原信息，必须重写，外围电路复杂。,18,2. 动态RAM芯片举例,Intel 2116单管动态RAM芯片，16K1，16个引脚。 7条地址线，采用分时复用技术，按行(RAS)、列地址(CAS)分2

9、次引入芯片。单元选中后WE信号决定是写还是读。 RAS兼做片选信号。 A6A0也用作刷新地址的输入。,19,DRAM芯片的内部结构,T5,T4,T3,T2,T1,VDD,读出再生 放大电路,列128,列2,DIN,DOUT,列1,行128,行66,行65,行64,行2,行1,I/O 缓冲,单管基本存储单元,读出再生放大电路,20,动态RAM,采用行地址和列地址来确定一个单元； 行列地址分时传送， 共用一组地址线； 地址线的数量仅 为同等容量SRAM 芯片的一半。 DRAM还有2164、3764、4164等,21,DRAM芯片2164,存储容量为 64K1 16个引脚： 8 根地址线A7A0 1

10、 根数据输入线DIN 1 根数据输出线DOUT 行地址选通 RAS 列地址选通 CAS 读写控制 WE,N/C DIN WE RAS A0 A2 A1 VDD,VSS CAS DOUT A6 A3 A4 A5 A7,1 2 3 4 5 6 7 8,16 15 14 13 12 11 10 9,22,2164,存储体由4个128128的存储矩阵。 7条行地址产生128个行选信号，7条列地址产生128个列选信号，同时加到4个存储矩阵上，选中4个单元，最后由RA7和CA7选中1个单元进行读写。 WE为高，读，WE为低，写。,23,DRAM 2164的刷新,采用“仅行地址有效”方法刷新 行地址选通RA

11、S有效，传送行地址，在4个存储矩阵中都选中1行，每次同时刷新512个单元。 列地址选通CAS无效，没有列地址 没有数据从芯片中输出，也没有数据输入芯片 每隔固定的时间（约15uS） DRAM必须进行一次刷新，2毫秒（128次）可将DRAM全部刷新一遍。,24,静态RAM的特点,特点： 用双稳态触发器存储信息。 速度快（5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。 在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。 对容量为M*N的SRAM芯片，其地址线数=2M（2n=M)；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数

12、为2K个。,25,动态RAM的特点,特点： DRAM是靠MOS电路中的栅极电容来存储信息的，由于电容上的电荷会逐渐泄漏，需要定时充电以维持存储内容不丢失（称为动态刷新），所以动态RAM需要设置刷新电路，相应外围电路就较为复杂。 刷新定时间隔一般为几微秒几毫秒 DRAM的特点是集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢（10ns左右），需要刷新。 DRAM在微机中应用非常广泛，如微机中的内存条（主存）、显卡上的显示存储器几乎都是用DRAM制造的。,26,6.3 只读存储器(ROM),6.3.1 只读存储器存储信息的原理和组成 P222 图6.15 6.16,27,6.3.2

13、 只读存储器的分类,不可编程掩模ROM 一次性可写ROM 可读写ROM,分 类,EPROM（紫外线擦除） EEPROM（电擦除）,28,只读存储器(ROM),位线,地 址 译 码,A1 A0,字线3,字线2,字线1,字线0,11,10,01,00,VDD,D0,D1,D2,D3,掩膜式ROM,位 线,字选线,熔丝,VCC,熔丝式PROM,29,可擦除的可编程的只读存储器EPROM,EPROM 芯片顶部开有一个圆形的石英窗口，用于紫外线透过、以擦除芯片中保存的信息 使用专门的编程器（烧写器） 对EPROM芯片进行编程 编程后，应贴上不透光的封条 出厂时，每个基本存储单元存储的都是信息“1”，编程

14、实际上就是将“0”写入某些基本存储单元,30,EPROM的存储结构,浮置栅雪崩注入型 场效应管,多晶硅 浮置栅,漏极,D,源极,S,- - -,N基底,SiO2,SiO2,+,字选线,位线,浮置栅场效应管,EPROM基本存储结构,VCC,P,P,31,EPROM芯片2716,存储容量为 2K8 24个引脚： 11 根地址线 A10A0 8 根数据线 DO7DO0 片选/编程 CE/PGM 读写 OE 编程电压 VPP,功能表,VDD A8 A9 VPP -OE A10 CE/PGM O7 O6 O5 O4 O3,1 2 3 4 5 6 7 8 9 10 11 12,24 23 22 21 20

15、 19 18 17 16 15 14 13,A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 Vss,32,EPROM 2716的功能,33,EPROM芯片2764,存储容量为 8K8 28个引脚： 13 根地址线 A12A0 8 根数据线 D7D0 片选 CE 编程 PGM 读写 OE 编程电压 VPP,功能表,Vpp A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND,Vcc PGM NC A8 A9 A11 OE A10 CE D7 D6 D5 D4 D3,1 2 3 4 5 6 7 8 9 10 11 12 13 14,28 27 26 2

16、5 24 23 22 21 20 19 18 17 16 15,34,EPROM 2764的功能,35,EPROM芯片27256,Vpp,A12,A7,A6,A5,A4,A3,A2,A1,A0,D0,D1,D2,GND,D3,D4,D5,D6,D7,CE,A10,OE,A11,A9,A8,A13,A14,Vcc,27256引脚图,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0,27256逻辑图,36,电可擦除的可编程序的ROM（EEPROM）,用加电方法，进行在线（无需拔下，直接在电路中）擦写（

17、擦除和编程一次完成） 有字节擦写、块擦写和整片擦写等方法 并行EEPROM：多位数据线 串行EEPROM：1位数据线,37,EEPROM芯片2817A,存储容量为 2K8 28个引脚： 11 根地址线 A10A0 8 根数据线 I/O7I/O0 片选 CE 读写 OE、WE 状态输出 RDY/BUSY,功能表,NC A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND,Vcc WE NC A8 A9 NC OE A10 CE I/O7 I/O6 I/O5 I/O4 I/O3,1 2 3 4 5 6 7 8 9 10 11 12 13 14,28 27 2

18、6 25 24 23 22 21 20 19 18 17 16 15,38,EEPROM 2817A的功能,39,EEPROM芯片2864A,存储容量为 8K8 28个引脚： 13 根地址线 A12A0 8 根数据线 I/O7I/O0 片选 CE 读写 OE、WE,功能表,Vcc WE NC A8 A9 A11 OE A10 CE I/O7 I/O6 I/O5 I/O4 I/O3,NC A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND,1 2 3 4 5 6 7 8 9 10 11 12 13 14,28 27 26 25 24 23 22 21 2

19、0 19 18 17 16 15,40,EEPROM 2864A的功能,41,6.4 存储器的连接,半导体存储器与CPU的连接是本章的重点 SRAM、EPROM与CPU的连接 其译码方法同样适合I/O端口,42,6.4.1 位扩充,若芯片的数据线正好 8 根： 一次可从芯片中访问到 8 位数据 全部数据线与系统的 8 位数据总线相连 若芯片的数据线不足 8 根： 一次不能从一个芯片中访问到 8 位数据 利用多个芯片扩充数据位（数据宽度） 这种扩充方式称“位扩充”,43,位扩充,4K4,A11A0,D3D0,片选,D3D0,D7D4,A11A0,4K 4,A11A0,D7D4,两片同时选中,数据

20、分别提供,读写,44,2. 字扩充,字扩充即存储容量的扩充，采用地址串联。,45,2. 字扩充（地址扩充）,片选端,D7D0,A19A10,A9A0,（2）,A9A0,D7D0,（1）,A9A0,D7D0,译码器,0000000001,0000000000,低位地址线,高位地址线,46,存储芯片地址线的连接,芯片的地址线通常应全部与系统的低位地址总线相连 寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”,47,片内译码,地址线 A9A0,存储芯片,存储单元,48,片内译码,000H 001H 002H 3FDH 3FEH 3FFH,0000 0001 0010 1101 11

21、10 1111,（16进制表示）,A9A0,片内10 位地址译码 10 位地址的变化： 全0全1,49,6.4.2 存储器与CPU的连接,存储芯片数据线的处理 存储芯片地址线的处理 存储芯片片选端的处理 存储芯片读写控制线的处理,50,存储芯片片选端的译码,存储系统常需要利用多个存储芯片进行容量的扩充，也就是扩充存储器的地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”时，需要利用存储芯片的片选端来对存储芯片（芯片组）进行寻址 通过存储芯片的片选端与系统的高位地址线相关联来实现对存储芯片（芯片组）的寻址，常用的方法有： 全译码全部高位地址线与片选端关联（参与芯片译码） 部分译码

22、部分高位地址线与片选端关联（参与芯片译码） 线选法某根高位地址线与片选端关联（参与芯片译码） 片选端常有效无高位地址线与片选端关联（不参与芯片译码）,51,片选端常有效,A19A15 A14A0 全0全1,D7D0,27256 EPROM,A14A0,片选端常有效 与A19A15 无关,52,译码和译码器,译码：将某个特定的“编码输入”翻译为唯一一个“有效输出”的过程 译码器件： 采用门电路组合逻辑进行译码 采用集成译码器进行译码，常用的器件有： 2-4 （4 选 1）译码器74LS139 3-8 （8 选 1）译码器74LS138 4-16 （16 选 1）译码器74LS154 对芯片的寻址

23、方法： 全译码 所有系统高位地址线参与对芯片的寻址 部分译码部分系统高位地址线参与对芯片的寻址 线选译码用 1 根系统的高位地址线选中芯片 片选端常有效无系统的高位地址线据参与对芯片的寻址,53,译码器74LS138,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,A,B,C,E1,E2,E3,Y7,GND,Y6,Y5,Y4,Y3,Y2,Y1,Y0,Vcc,74LS138引脚图,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,E3,E2,E1,C,B,A,74LS138原理图,示例,54,74LS138连接示例,E3 E2 E1 C B A,Y0 Y1 Y2 Y3

24、 Y4 Y5 Y6 Y7,74LS138,5V A19 A18 A17 A16 A15,若A19A18A17A16A15输入 “00101”，哪个输出端有效？ 若A19A18A17A16A15输入 “10101”，哪个输出端有效？,55,全译码,所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多,示例,56,全译码示例,A19 A18 A17,A15 A14 A13,A16,C B A,E3,138,A12A0,

25、CE,IO/M,2764,请看地址分析,57,全译码示例地址分析,58,部分译码,只有部分（高位）地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费,示例,59,部分译码示例,138,A17 A16,A11A0,A14 A13 A12,(4),(3),(2),(1),2732,2732,2732,2732,C B A,E3,E2,E1,IO/M,Y0,Y1,Y2,Y3,请看地址分析,60,部分译码示例地址分析,61,线选译码,只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，

26、但地址空间严重浪费 必然会出现地址重复 一个存储地址会对应多个存储单元 多个存储单元共用的存储地址不应使用,示例,62,线选译码示例,A14,A12A0,A13,(1),2764,(2),2764,CE,CE,请看地址分析,63,线选译码示例地址分析,切记： A14 A13“00” 的情况不能出现， 此时 00000H01FFFH 的地址将不能使用,64,片选端译码小结,存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（接系统的IO/-M信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，

27、起到降低功耗的作用,65,4. 存储芯片的读写控制,芯片OE与系统的读命令线相连 当芯片被选中、且读命令有效时，存储芯片将开放并驱动数据到总线 芯片WE与系统的写命令线相连 当芯片被选中、且写命令有效时，允许总线数据写入存储芯片,66,综合举例一个综合性例子(最大组态),-CS1 A12 OE CS2,6264,A11A0 WE,138,C B A,Y0 Y1 Y2,E3 E2 E3,+5V A17 A16,A11A0,D7D0,A12,A15 A14 A13,MEMR,MEMW,+5V,CS2 CS1 A12 OE,D7D0,D7D0,6264,A11A0 WE,CE OE,2732,A11

28、A0 D7D0,CE OE,2732,A11A0 D7D0,请进行地址分析,67,综合举例地址分析,全0全1 全0全1,A12 A11 A0,全0全1 全0全1,0 1,8选1译码,2选1译码,通过与门组合 这2个译码输出信号,68,6.4.3 存储器与CPU连接应注意的问题,1. CPU总线的负载能力。CPU外部总线的负载能力可带一个标准TTL负载，连接的存储器芯片较多时，应增加总线驱动能力，常用缓冲器或总线驱动器。 2. 各种信号的配合与连接。 数据线:存储器芯片的数据入、出线分开的芯片需在加三态门,才和DB连接. 地址线:对动态RAM，在CPU和存储器之间加多路开关，将地址的行列（高位与低位）分别送存储器。 控制线：需注意电平的配合。 3.CPU的时序与存储器速度配合。 4. 存储器的地址分配及片选信号的产生。,69,第6章教学要求,1. 掌握半导体存储器的分类，了解应用特点； 2. 熟悉半导体存储器芯片的结构； 3. 了解SRAM 6116、DRAM 2116、EPROM 2716、EEPROM 2817A的引脚功能； 4. 理解SRAM读写原理、DRAM读写和刷新原理、EPROM和EEPROM工作方式 5. 掌握存储芯片与CPU连接的方法，特别是片选端的处理； 6. 了解存储芯片与CPU连接的总线驱动和时序配合问题。 7. 本章6.5 6.6 6.7为常识，自学,