计算机组成原理答案ppt课件.ppt

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1、计算机系统概论,第 一 章,习 题 与 题 解,1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？ 解：P3 计算机系统计算机硬件、软件和数据通信设备的物理或逻辑的综合体。 计算机硬件计算机的物理实体。 计算机软件计算机运行所需的程序及相关资料。 硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。,5. 冯诺依曼计算机的特点是什么？ 解：冯氏计算机的特点是：P9 由运算器、控制器、存储器、输入设备、输出设备五大部件组成； 指令和数据以同一形式（二进制形式）存于存储器中； 指令由操作码、地址码两大部分组成； 指令在存储器中顺序存放，通常自动顺序取出执行； 以运算器为中

2、心（原始冯氏机）。,7. 解释下列概念： 主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。 解：P10 主机是计算机硬件的主体部分，由CPU+MM（主存或内存）组成； CPU中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成；,主存计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取； 存储单元可存放一个机器字并具有特定存储地址的存储单位； 存储元件存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取； 存储字一个存储单元所存二进制代码的逻辑单位；,存储字长一个

3、存储单元所存二进制代码的位数； 存储容量存储器中可存二进制代码的总量； 机器字长CPU能同时处理的数据位数； 指令字长一条指令的二进制代码位数；,8. 解释下列英文缩写的中文含义： CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS 解： CPUCentral Processing Unit，中央处理机（器），见7题； PCProgram Counter，程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器； IRInstruction Register， 指令寄存器，存放当前正在执行的指令的寄存器；,CUContr

4、ol Unit，控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件； ALUArithmetic Logic Unit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件； ACCAccumulator，累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器； MQMultiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。,X此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数； MARMemory Address Register，存储器地址寄存器，内存中

5、用来存放欲访问存储单元地址的寄存器； MDRMemory Data Register，存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；,I/OInput/Output equipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送； MIPSMillion Instruction Per Second，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位； CPICycle Per Instruction，执行一条指令所需时钟周期数，计算机运算速度指标计量单位之一；,FLOPSFloating Point Operati

6、on Per Second，每秒浮点运算次数，计算机运算速度计量单位之一。,10. 指令和数据都存于存储器中,计算机如何区分它们？ 解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。 另外也可通过地址来源区分，从PC指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。,返回 目录,系 统 总 线,第 三 章,1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？ 解：总线是多个部件共享的传输部件； 总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用； 为了减轻

7、总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。,4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？ 解：总线判优控制解决多个部件同时申请总线时的使用权分配问题； 常见的集中式总线控制有三种： 链式查询、计数器查询、独立请求； 特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。,5. 解释下列概念：总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。

8、解： 总线的主设备（主模块）指一次总线传输期间，拥有总线控制权的设备（模块）； 总线的从设备（从模块）指一次总线传输期间，配合主设备完成传输的设备（模块），它只能被动接受主设备发来的命令；,总线的传输周期总线完成一次完整而可靠的传输所需时间； 总线的通信控制指总线传送过程中双方的时间配合方式。,6. 试比较同步通信和异步通信。 解： 同步通信由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合； 异步通信不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有

9、利于提高总线工作效率。,8. 为什么说半同步通信同时保留了同步通信和异步通信的特点？ 解： 半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。,10. 为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫plug and play？哪些总线有这一特点？ 解： 总线标准的设置主要解决不同厂家各类模块化产品的兼容问题； 目前流行的总线标准有：ISA、EISA、PCI等； plug and play即插即用，EISA、PCI等具有此功能。,11. 画一个具有双向传输功能的总线逻辑图。 解：此题实际上是要求设计一个双向总线收发器，设计要

10、素为三态、方向、使能等控制功能的实现，可参考74LS245等总线缓冲器芯片内部电路。 逻辑图如下：（n位）,G,DIR,A1,B1, ,12. 设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计： （1） 设计一个电路，在同一时间实现DA、DB和DC寄存器间的传送； （2） 设计一个电路，实现下列操作： T0时刻完成D总线； T1时刻完成总线A； T2时刻完成A总线； T3时刻完成总线B。,解： （1）采用三态输出的D型寄存器74LS374做A、B、C、D四个寄存器，其输出可直接挂总线。A、B、C三个寄存器的输入采用同一脉冲打入。注意-OE为电平控制，与打入

11、脉冲间的时间配合关系为：,-OE：,令：BUSA=BUSB=BUSC=CP； DBUS= -OE； 当CP前沿到来时，将DA、B、C。,现以8位总线为例，设计此电路，如下图示：,数据总线,D7 D0,BUSA,（2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁存器采用74LS373（电平使能输入）。节拍、脉冲配合关系如下：,时钟： CLK： 节拍电平：Ti： 打入脉冲：Pi：,图中，脉冲包在电平中，为了留有较多的传送时间，脉冲设置在靠近电平后沿处。,节拍、脉冲分配逻辑如下：,二位 格雷 码同 步计 数器,1,&,&,&,&,1,1,1,CLK,P0 P1 P

12、2 P3,T0 T1 T2 T3,-T0,-T1,-T2,-T3,节拍、脉冲时序图如下：,时钟：CLK： 输出： T0： T1： T2： T3： 输入： P0： P1： P2： P3：,以8位总线为例，电路设计如下： （图中，A、B、C、D四个寄存器与数据总线的连接方法同上。）,=1,1Q 8Q OE 1D 8D,374 A,1Q 8Q OE 1D 8D,374 B,BUSB,DBUS,CBUS,BBUS,ABUS,BUSA,1Q 8Q OE 1D 8D,374 D,BUSD,1Q 8Q OE G 1D 8D,373,1Q 8Q OE 1D 8D,BUSC,374 C,=1,T1 T3 T0

13、T2,数据总线（D7D0）,令：ABUS = -T2 DBUS = -T0 BUSA = P1 BUSB = P3,返回目录,存 储 器,第 四 章,4. 说明存取周期和存取时间的区别。 解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即： 存取周期 = 存取时间 + 恢复时间 5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？ 解：存储器的带宽指单位时间内从存储器进出信息的最大数量。 存储器带宽 = 1/200ns X 32位 = 160M位/秒 = 20MB/S

14、= 5M字/秒,6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。 解：存储容量是64KB时，按字节编址的寻址范围就是64KB，则： 按字寻址范围 = 64KX8 / 32=16K字 按字节编址时的主存地址分配图如下：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址 HB 字节地址LB,0 4 8 65528 65532,7. 一个容量为16KX32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？ 1KX4位，2KX8位，4KX4位，1

15、6KX1位，4KX8位，8KX8位 解： 地址线和数据线的总和 = 14 + 32 = 46根； 各需要的片数为： 1KX4：16KX32 / 1KX4 = 16X8 = 128片 2KX8：16KX32 / 2KX8 = 8X4 = 32片 4KX4：16KX32 / 4KX4 = 4X8 = 32片 16KX1：16KX32 / 16KX1 = 32片 4KX8：16KX32 / 4KX8 = 4X4 = 16片 8KX8：16KX32 / 8KX8 = 2X4 = 8片,9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。 解：刷新对DRAM定期进行的全部重写过程； 刷新原因因电容泄漏而

16、引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作； 常用的刷新方法有三种集中式、分散式、异步式。 集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新； 分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间； 异步式：是集中式和分散式的折衷。,10. 半导体存储器芯片的译码驱动方式有几种？ 解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。 线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材； 重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码

17、驱动方式。,11. 画出用1024X4位的存储芯片组成一个容量为64KX8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。 解：设采用SRAM芯片， 总片数 = 64KX8位 / 1024X4位 = 64X2 = 128片 题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量： 页面容量 = 总容量 / 页面数 = 64KX8位 / 4 = 16KX8位；,组容量 = 页面容量 / 组数 = 16KX8位 / 16 = 1KX8位； 组内片数 = 组容量 / 片容量 = 1KX8位 / 1KX4位 = 2片

18、； 地址分配：,1KX4 SRAM,1KX4 SRAM,A90,-WE,-CSi,D7D6D5D4 D3D2D1D0,页面号 组号 组内地址,2 4 10,组逻辑图如下：（位扩展）,1KX8,页面逻辑框图：（字扩展）,1KX8（组0）,1KX8（组1）,1KX8（组2）,1KX8（组15）,组 译 码 器 4:16,-CS0,-CS1,-CS2,-CS15,A90 -WE D70,A10 A11 A12 A13,-CEi,16KX8,存储器逻辑框图：（字扩展）,16KX8（页面0）,16KX8（页面1）,16KX8（页面2）,16KX8（页面3）,页 面 译 码 器 2:4,A14 A15,-

19、CE0,-CE1,-CE2,-CE3,A130 -WE D70,12. 设有一个64KX8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。 解： 存储基元总数 = 64KX8位 = 512K位 = 219位； 思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。,设地址线根数为a，数据线根数为b，则片容量为：2aXb = 219；b = 219-a； 若a = 19，b

20、= 1，总和 = 19+1 = 20； a = 18，b = 2，总和 = 18+2 = 20； a = 17，b = 4，总和 = 17+4 = 21； a = 16，b = 8，总和 = 16+8 = 24； 由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2的幂变化。 结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19根，数据线 = 1根；或地址线 = 18根，数据线 = 2根。,13. 某8位微型机地址码为18位，若使用4KX4位的RAM芯片组成模块板结构的存储器，试问： （1）该机所允许的最大主存空间是多少？ （2）若每个模块板

21、为32KX8位，共需几个模块板？ （3）每个模块板内共有几片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何选择各模块板？,解： （1）218 = 256K，则该机所允许的最大主存空间是256KX8位（或256KB）； （2）模块板总数 = 256KX8 / 32KX8 = 8块； （3）板内片数 = 32KX8位 / 4KX4位 = 8X2 = 16片； （4）总片数 = 16片X8 = 128片； （5）CPU通过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下：,板地址 片地址 片内地址,3 3 12,17 15 14 12 11 0,14. 设CPU共有16根地址线

22、，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读写命令信号（高电平为读，低电评为写）。现有下列存储芯片： ROM（2KX8位，4KX4位，8KX8位），RAM（1KX4位，2KX8位，4KX8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求： （1）最小4K地址为系统程序区，409616383地址范围为用户程序区； （2）指出选用的存储芯片类型及数量； （3）详细画出片选逻辑。,解： （1）地址空间分配图：,4K（ROM） 4K（SRAM） 4K（SRAM） 4K（SRAM）,04095 40968191

23、819212287 1228816383 65535,Y0 Y1 Y2 Y3 ,A15=1,A15=0,（2）选片：ROM：4KX4位：2片； RAM：4KX8位：3片； （3）CPU和存储器连接逻辑图及片选逻辑：,4KX4 ROM,74138（3：8）,4KX4 ROM,4KX8 RAM,4KX8 RAM,4KX8 RAM,-CS0 -CS1 -CS2 -CS3,-MREQ A15 A14 A13 A12,C B A -Y0,-G2A -G2B,G1,+5V,CPU A110 R/-W D30 D74,-Y1,-Y2,-Y3,15. CPU假设同上题，现有8片8KX8位的RAM芯片与CPU相

24、连，试回答： （1）用74138译码器画出CPU与存储芯片的连接图； （2）写出每片RAM的地址范围； （3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。 （4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？,解： （1）CPU与存储器芯片连接逻辑图：,CPU,8KX8 SRAM,74138（3：8）,R/-W D70 A120,8KX8 SRAM,8KX8 SRAM,8KX8 SRAM,-G2A -G2B,A,B,C,-MREQ,A13 A14 A15,-CS0 -CS1 -CS2 -CS

25、7,+5V,G1,（2）地址空间分配图：,（3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。可能的情况有： 1）该片的-CS端与-WE端错连或短路； 2）该片的-CS端与CPU的-MREQ端错连或短路； 3）该片的-CS端与地线错连或短路； 在此，假设芯片与译码器本身都是好的。,（4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”的情况。此时存储器只能寻址A13=1的地址空间，A13=0的另一半地址空间将永远访问不到。若对A13=0的地址空间进行访问，只能

26、错误地访问到A13=1的对应空间中去。,17. 某机字长16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图说明。 解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：,0 8 M0 8K,1 9 M1 8K,2 10 M2 8K,3 11 M3 8K,4 12 M4 8K,5 13 M5 8K,6 14 M6 8K,7 15 M7 8K,存储管理,存储总线,8体交叉访问时序：,启动M0： 启动M1： 启动M2： 启动M3： 启动M4： 启动M5： 启动M6： 启动M7：,t,单体存取周期,由图可知：每隔

27、1/8个存取周期就可在存储总线上获得一个数据。,返回 目录,23. 画出RZ、NRZ、NRZ1、PE、FM写入数字串1011001的写入电流波形图。 解：,24. 以写入1001 0110为例，比较调频制和改进调频制的写电流波形图。 解：写电流波形图如下：,FM: MFM: MFM:,1 0 0 1 0 1 1 0,t,1 0 0 1 0 1 1 0 频率提高一倍后的MFM制。,t,比较： 1）FM和MFM写电流在位周期中心处的变化规则相同； 2）MFM制除连续一串“0”时两个0周期交界处电流仍变化外，基本取消了位周期起始处的电流变化； 3）FM制记录一位二进制代码最多两次磁翻转，MFM制记录

28、一位二进制代码最多一次磁翻转，因此MFM制的记录密度可提高一倍。上图中示出了在MFM制时位周期时间缩短一倍的情况。由图可知，当MFM制记录密度提高一倍时，其写电流频率与FM制的写电流频率相当；,4）由于MFM制并不是每个位周期都有电流变化，故自同步脉冲的分离需依据相邻两个位周期的读出信息产生，自同步技术比FM制复杂得多。,25. 画出调相制记录01100010的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等几种波形。 解：,I： ： e： T： D：,0 1 1 0 0 0 1 0,t,t,t,t,t,26. 磁盘组有六片磁盘，每片有两个记录面，存储区域内径22厘米，外径33厘米，道密度为

29、40道/厘米，内层密度为400位/厘米，转速2400转/分，问： （1）共有多少存储面可用？ （2）共有多少柱面？ （3）盘组总存储容量是多少？ （4）数据传输率是多少？,解： （1）若去掉两个保护面，则共有： 6 X 2 - 2 = 10个存储面可用； （2）有效存储区域 =（33-22）/ 2 = 5.5cm 柱面数 = 40道/cm X 5.5= 220道 （3）内层道周长=22= 69.08cm 道容量=400位/cmX69.08cm = 3454B 面容量=3454B X 220道 = 759，880B 盘组总容量 = 759，880B X 10面 = 7，598，800B,（4）转

30、速 = 2400转 / 60秒 = 40转/秒 数据传输率 = 3454B X 40转/秒 = 138，160 B/S 27. 某磁盘存储器转速为3000转/分，共有4个记录盘面，每毫米5道，每道记录信息12 288字节，最小磁道直径为230mm，共有275道，求： （1）磁盘存储器的存储容量； （2）最高位密度（最小磁道的位密度）和最低位密度； （3）磁盘数据传输率； （4）平均等待时间。,解： （1）存储容量 = 275道X12 288B/道X4面 = 13 516 800B （2）最高位密度 = 12 288B/230 = 17B/mm = 136位/mm（向下取整） 最大磁道直径 =2

31、30mm+275道/5道 X2 = 230mm + 110mm = 340mm 最低位密度 = 12 288B / 340 = 11B/mm = 92位 / mm （向下取整） （3）磁盘数据传输率 = 12 288B X 3000转/分 =12 288B X 50转/秒=614 400B/S （4）平均等待时间 = 1/50 / 2 = 10ms,返回目录,输入输出系统,第 五章,1. I/O有哪些编址方式？各有何特点？ 解：常用的I/O编址方式有两种： I/O与内存统一编址和I/O独立编址； 特点： I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备和主存占用

32、同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。 I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。,6. 字符显示器的接口电路中配有缓冲存储器和只读存储器，各有何作用？ 解：显示缓冲存储器的作用是支持屏幕扫描时的反复刷新；只读存储器作为字符发生器使用，他起着将字符的ASCII码转换为字形点阵信息的作用。,8. 某计算机的I/O设备采用异步串行传送方式传送字符信息。字符信息的格式为一位起始位、七位数据位、一位校验位和一位停止位。若要求每

33、秒钟传送480个字符，那么该设备的数据传送速率为多少？ 解：48010=4800位/秒=4800波特； 波特是数据传送速率波特率的单位。,10. 什么是I/O接口?为什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连接部件； I/O接口分类方法很多，主要有： 按数据传送方式分有并行接口和 串行接口两种； 按数据传送的控制方式分有程序控制接口、程序中断接口、DMA接口三种。,12. 结合程序查询方式的接口电路，说明其工作过程。 解：程序查询接口工作过程如下（以输入为例）： 1）CPU发I/O地址地址总线接口设备选择器译码选中，发SEL信号开命令接收门； 2

34、）CPU发启动命令 D置0，B置1 接口向设备发启动命令设备开始工作； 3）CPU等待，输入设备读出数据 DBR； 4）外设工作完成，完成信号接口 B置0，D置1； 5）准备就绪信号控制总线 CPU； 6）输入：CPU通过输入指令（IN）将DBR中的数据取走；,若为输出，除数据传送方向相反以外，其他操作与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走；

35、 5）外设工作完成，完成信号接口 B置0，D置1； 6）准备就绪信号控制总线 CPU，CPU可通过指令再次向接口DBR输出数据，进行第二次传送。,13. 说明中断向量地址和入口地址的区别和联系。 解： 中断向量地址和入口地址的区别： 向量地址是硬件电路（向量编码器）产生的中断源的内存地址编号，中断入口地址是中断服务程序首址。 中断向量地址和入口地址的联系： 中断向量地址可理解为中断服务程序入口地址指示器（入口地址的地址），通过它访存可获得中断服务程序入口地址。,14. 在什么条件下，I/O设备可以向CPU提出中断请求？ 解：I/O设备向CPU提出中断请求的条件是：I/O接口中的设备工作完成状态

36、为1（D=1），中断屏蔽码为0 （MASK=0），且CPU查询中断时，中断请求触发器状态为1（INTR=1）。 15. 什么是中断允许触发器？它有何作用？ 解：中断允许触发器是CPU中断系统中的一个部件，他起着开关中断的作用（即中断总开关，则中断屏蔽触发器可视为中断的分开关）。,16. 在什么条件和什么时间，CPU可以响应I/O的中断请求？ 解：CPU响应I/O中断请求的条件和时间是：当中断允许状态为1（EINT=1），且至少有一个中断请求被查到，则在一条指令执行完时，响应中断。 17. 某系统对输入数据进行取样处理，每抽取一个输入数据，CPU就要中断处理一次，将取样的数据存至存储器的缓冲区中

37、，该中断处理需P秒。此外，缓冲区内每存储N个数据，主程序就要将其取出进行处理，这个处理需Q秒。试问该系统可以跟踪到每秒多少次中断请求？,解：这是一道求中断饱和度的题，要注意主程序对数据的处理不是中断处理，因此Q秒不能算在中断次数内。 N个数据所需的处理时间=PN+Q秒 平均每个数据所需处理时间= （PN+Q） /N秒； 求倒数得： 该系统跟踪到的每秒中断请求数=N/（PN+Q）次。,19. 在程序中断方式中，磁盘申请中断的优先权高于打印机。当打印机正在进行打印时，磁盘申请中断请求。试问是否要将打印机输出停下来，等磁盘操作结束后，打印机输出才能继续进行？为什么？ 解：这是一道多重中断的题，由于磁

38、盘中断的优先权高于打印机，因此应将打印机输出停下来，等磁盘操作结束后，打印机输出才能继续进行。因为打印机的速度比磁盘输入输出的速度慢，并且暂停打印不会造成数据丢失。,22. CPU对DMA请求和中断请求的响应时间是否一样？为什么？ 解： CPU对DMA请求和中断请求的响应时间不一样，因为两种方式的交换速度相差很大，因此CPU必须以更短的时间间隔查询并响应DMA请求（一个存取周期末）。 24. DMA的工作方式中，CPU暂停方式和周期挪用方式的数据传送流程有何不同？画图说明。 解：两种DMA方式的工作流程见下页，其主要区别在于传送阶段，现行程序是否完全停止访存。,停止CPU访存方式的DMA工作流

39、程如下： 现行程序 CPU DMAC I/O,DMA预处理： 向DMAC送 MM缓冲区 首址； I/O设备 地址； 交换个数； 启动I/O,现行程序,开始工作,启动,I/O准备,就绪,DMA请求,I/O数据送BR 或(BR)送I/O,总线请求,现行程序,数据传送： 响应， 停止CPU访存,准备下 个数据,(AR)送 MM(MAR)； (AR)+1；R/W (BR)送MDR； WC减1；,就绪,DMA请求,现 行 程 序 等 待,B,I/O数据送BR 或(BR)送I/O,C,让出 总线,CPU DMAC I/O B C D,准备下个数据,(AR)送(MAR)； (AR)+1；R/W (BR)送M

40、DR； WC减1；,现行程序,响应中断,后处理：中断服务程序： 校验、错误检测、停止外设 或再启动及初始化。,现行程序,I/O停止,WC=0,现 行 程 序 等 待,周期窃取方式的DMA工作流程如下： 现行程序 CPU DMAC I/O,DMA预处理： 向DMAC送 MM缓冲区 首址； I/O设备 地址； 交换个数； 启动I/O,现行程序,开始工作,启动,I/O准备,就绪,DMA请求,I/O数据送BR 或(BR)送I/O,总线请求,现行程序,数据传送： 响应， 让出一个 MM周期,准备下 个数据,(AR)送 MM(MAR)； (AR)+1；R/W (BR)送MDR； WC减1；,就绪,DMA请

41、求,现行程序,总线请求,I/O数据送BR 或(BR)送I/O,C,CPU DMAC I/O B C D,数据传送： 响应， 让出一个 MM周期,准备下个数据,(AR)送(MAR)； (AR)+1；R/W (BR)送MDR； WC减1；,现行程序,响应中断,后处理：中断服务程序： 校验、错误检测、停止外设 或再启动及初始化。,现行程序,I/O停止,WC=0,25. 假设某设备向CPU传送信息的最高频率是40K次/秒，而相应的中断处理程序其执行时间为40s，试问该外设是否可用程序中断方式与主机交换信息，为什么？ 解：该设备向CPU传送信息的时间间隔 =1/40K=0.025103=25s 40s

42、则：该外设不能用程序中断方式与主机交换信息，因为其中断处理程序的执行速度比该外设的交换速度慢。,26. 设磁盘存储器转速为3000转/分，分8个扇区，每扇区存储1K字节，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。假设一条指令最长执行时间是25s，是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采取什么方案？,解：先算出磁盘传送速度，然后和指令执行速度进行比较得出结论。 道容量=1KB816 =1K 8 8 16 =1K 4=4K字 数传率=4K字3000转/分 =4K字50转/秒 =200K字/秒 一个字的传送时间=1/200K字/秒=5s 5 s25 s，所以不能采用一条指令执行结束响应DMA请求的方案，应采取每个CPU机器周期末查询及