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1、FPGA/CPLD应用技术（Verilog语言版）,全国高职高专院校规划教材精品与示范系列,王静霞 主编 余菲 温国忠 副主编,任务1 基于原理图实现的基本门电路设计,采用可编程逻辑器件进行2输入端与非门电路的设计，首先必须要准备软件和硬件设计环境。 所需软件环境：Quartus II集成开发环境。 所需硬件环境：计算机和EDA (电子设计自动化Electronic Design Automatic)教学实验开发系统。,第一章 认识数字系统设计开发环境,1) 新建工程,(1)启动Quartus II软件，出现如图所示的Quatus II启动界面。,1) 新建工程,(2)创建工程NAND2，在“
2、File”下拉菜单中选取“New Project Wizard”，出现如图1.3所示的工程向导窗口，在该窗口中指定工作目录、工程名称和顶层模块名称。,1) 新建工程,(3)在图中点击“Next”按钮，则会出现如图1.4所示的“Add Files”添加文件窗口，可以将已经存在的输入文件添加到新建的工程中，该步骤也可以在后面完成，这里直接点击“Next”，出现如图1.5所示的选择器件窗口。,1) 新建工程,(4) 在如图所示窗口中选择使用的器件系列和具体器件，这里选择ACEX系列器件EP1K100QC208-3作为示例。,2) 设计输入,（1）在“File”下拉菜单中选取“New”，出现如图所示的
3、设计输入类型选择窗口，选择设计输入类型为Block Diagram/Schematic File，出现如图所示的原理图编辑窗口。,2) 设计输入,(2) 在图1.9所示的原理图输入窗口中双击鼠标左键，出现如图1.10所示的符号窗口。,2) 设计输入,(3) 引入逻辑门，在如图1.10所示的符号窗口的“Name”栏中输入“nand2”，“Libaries”栏中出现所选择的器件名称，右边空白处出现2输入与非门的符号，如图1.11所示，点击“OK”，将该符号引入原理图编辑窗口。用同样的方法，在原理图中引入两个输入引脚符号input和一个输出引脚符号output。,2) 设计输入,(4) 更改输入、输
4、出引脚的名称，在PIN_NAME处双击鼠标左键，进行更名，两个输入输入引脚分别为A和B，输出引脚为F。 (5) 点击左侧快捷工具栏中的直交节点连线工具进行连线：将A、B脚连接到与非门的输入端，C脚连接到与非门的输出端，如图1.12所示。,3) 工程编译,选择菜单“Processing”下的“Start Compilation”，或者单击位于工具栏的编译按钮，完成工程的编译，如图1.15所示。,4) 设计仿真,（1）建立波形文件。选择“File”菜单下的“New”命令，在弹出的窗口中选择 “Vector Waveform File”，新建仿真波形文件，如图1.18所示。出现波形文件编辑窗口，点击
5、“File”菜单下的“Save as”选项，将该波形文件另存为“work1.vwf”。 （2）添加观察信号。在波形文件编辑窗口的左边空白处单击鼠标右键，选择“Insert”选项下的“Insert Node or Bus”命令，如图1.19所示，出现如图1.20所示的“Insert Node or Bus”窗口。,4) 设计仿真,（3）添加激励。通过拖曳波形，产生想要的激励输入信号。通过如图1.23所示的波形控制工具条为波形图添加输入信号，2输入与非门的两个输入端的激励信号如图1.24所示。,4) 设计仿真,（4）功能仿真。添加完激励信号后，保存波形文件。选择“Processing”菜单下的“S
6、imulator Tool”选项，出现如图1.25所示的仿真工具对话框。,4) 设计仿真,（5）时序仿真。在图1.25所示的仿真工具对话框中的“Simulation mode”选为“Timing”模式，进行时序仿真，仿真结果如图1.27所示。,5) 器件编程与配置,（1）器件选择。选择“Assignments”菜单中的“Device”选项，打开器件设置对话框，如图1.28所示，选用ACEX系列器件EP1K100QC208-3。,5) 器件编程与配置,（2）引脚选择。选择“Assignments”菜单中的“Pins”选项，打开引脚设置对话框，如图1.29所示，用鼠标左键分别双击相应引脚的“Loc
7、ation”列，选择需要配置的引脚。,5) 器件编程与配置,（3）烧写器件。将开发板 Jtag口与电脑的并行口相连，接通开发板电源。在 Tools 菜单下，选择“Programmer”命令， 打开 Quartus II Programmer 工具，如图1.30所示。,1.1 Quartus II 集成开发环境,Quartus II集成开发环境是一个基于Altera器件进行逻辑电路设计的体系结构化的完整集成环境，提供了功能强大的设计处理能力，可以使设计更好地用Altera可编程逻辑器件实现。 Quartus II软件提供是Altera提供的完整的多平台设计环境，能够直接满足特定设计需要，为可编程
8、芯片系统(SOPC)提供全面的设计环境。 Quartus II是Altera公司新一代的EDA设计工具，由该公司早先的MAXPLUS II演变而来，不仅继承了其优点，更提供了对新器件和新技术的支持，使设计者能够轻松和全面地进行设计的每一个环节。,1Quartus II 开发环境的特性,1.1 Quartus II 集成开发环境,Quartus II集成开发环境的设计流程,1.2可编程逻辑器件基本原理,可编程逻辑器件 ( Programmable Logic Device ) 简称PLD，是一种通用大规模集成电路，用于LSI和VLSI设计中，采用软件和硬件相结合的方法设计所需功能的数字系统。 P
9、LD的优点： 价格较便宜 操作简便 修改方便,2产品分类,PROM： Programmable Read-Only Memory PLA：(Programmable Logic Array)是可编程逻辑阵列的简称，PLA的逻辑结构是基于“与”、“或”表达式的，其内部是由与门、或门、三态门等够成的逻辑阵列。 PAL： Programmable Array Logic GAL：通用阵列逻辑（General Array Logic） EPLD：EPLD (Erasable Programmable Logic Device)是利用CMOS EPROM的技术所制成的一种PAL CPLD：Complex
10、 Programmable Logic Devices FPGA: Field Programmable Gate Array即现场可编程门阵列，属于可编程逻辑器件的一种，在20世纪90年代获得突飞猛进的发展，到目前已成为系统设计的主流平台之一。,1.1PLD基本原理,与阵列,或阵列,PLD中阵列交义点上有3种连接方式：硬线连接、接通连接和断开连接。,1.2.0输入/反馈缓冲单元表示法,PLD的输入缓冲器和反馈缓冲器都采用互补的输出结构，以产生原变量和反变量两个互补的信号，如图1.1.10所示。A是输入，B和C是输出，真值表如表1.1.1所示。,图1.1.10 PLD缓冲器,表1.1.1 PL
11、D缓冲器真值表,从真值表可见： BA ，C,1.2.0PLD与门表示法,与阵列是PLD中的基本逻辑阵列，它们由若干个与门组成，每个与门都是多输入、单输出形式。以三输入与门为例，其PLD表示法如图1.1.11所示，图中DA * B * C,图1.1.11 3输入端的PLD与门,1.2.0PLD或门表示法,或阵列也是PLD中的基本逻辑阵列，它们由若干个或门组成，每个或门都是多输入、单输出形式。以4输入或门为例，其PLD表示法如图1.1.14所示，图中YP1P3P4,图1.1.14 4输入端的PLD或门,例：一个PLD异或门电路如图1.1.15所示。图中,图1.1.15 PLD异或门连接图,1.2.
12、1 简单PROM结构,早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能。,1.2.2PAL,基于熔丝,1.2.3PLA,1.2.5 产品总结,小节: 只能对或逻辑编程的为PROM(包括PROM,EPROM,EEPROM)原理基于熔丝,紫外线挥发电荷,或者浮栅。 只能对与阵列编程的是PAL，再PAL基础上增加触发器和MUX等输出单元就是GAL。 与或逻辑都可以编程的是PLA ，这个也是乘积项技术，如果在PLA的基础上增加触发器和MUX等输出单元一般称作CPLD 采用L
13、UT结构的称为FPGA,CPLD 与 FPGA,可编程逻辑器件,问题,1.图a中有哪些元素？ 2.请区分prom、pal、gal、pla、cpld、fpga 3.说明可编程逻辑器件的作用？,1.3.1复杂可编程逻辑器件CPLD,特点：采用电可擦除，无需编程器 结构特点：与GAL类同，加以改进 输入/输出单元（IOC） 通用逻辑模块（GLB） 可编程布线区：全局布线区（GRP），输出布线区（ORP） GLB结构及功能：与GAL类似 IOC结构及功能：8种工作方式,CPLD可分为三块结构 宏单元（Marocell) 可编程连线（PIA) I/O控制块,2.1 可编程逻辑器件原理,CPLD的内部结构
14、（Product-Term),宏单元结构,工艺：CMOS-SRAM 擦除方式：与SRAM相同 基本结构：逻辑单元阵列结构（可编程） 特点：功耗低，集成度高（3万门/片）， 信号传输时间不可预知 next,1.3.2FPGA（Field Programmable Gate Array）,结构特点 输入/输出模块（IOB）：输入或输出可设置 可编程逻辑模块（CLB）：含组合逻辑和触发器 互连资源（IR）：金属线，可编程接点/开关 利用EPROM存放编程数据,输入/输出模块（IOB）逻辑原理,可配置逻辑模块（CLB） 性能特点 设计灵活性强，适用性广 传输延迟时间不定，速度低，保密性,查找表（Loo
15、k-Up-Table)的原理,查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可,LUT实现原理,下面是一个4输入与门的例子：,基于LUT的FPGA的结构,FPGA应用场合,单板复杂数字逻辑 IC验证 核心处理器件：通信系统，图像处理等领域具有
16、不可比拟的优势，并已渗透到传统DSP领域,1.4 可编程逻辑器件开发工具,1.4.1 开发软件,Altera: MAXPLUS II（上一代开发工具，最 成功的开发环境之一） Quartus II （新一代开发环境） Xilinx： Foundation （上一代开发工具） ISE （新一代开发环境）,直观，易于上手 效率高 可读性差 可维护性、可移植性差 一般用于小规模设计 适于新学者与非专业人士,抽象，需要学习掌握 效率相对较低 可读性好 可维护性、可移植性好 可用于任何规模设计 推荐的设计方法,原理图设计 vs 硬件描述语言,1.4.2 Quartus设计工具,Quartus是Alter
17、a的新一代设计开发软件，支持APEX20K、APEX、Excalibur、Mercury以及Stratix等新器件系列。为了缩短设计周期和降低设计复杂度，Quartus 含有工作组计算、集成逻辑分析功能、EDA工具集成、多过程支持、增强重编译和IP集成等特性。 Quartus软件加强了网络功能，它具有最新的Internet技术，设计人员可以直接通过Internet获得 Altera的技术支持。,Xilinx的可编程逻辑器件设计工具,1. ISE 5.x的特点 Xilinx 是最大的FPGA/CPLD 生产商之一，其设计开发的软件也不断升级换代，已从Foundation系列发展到目前的ISE 5
18、.x系列。ISE（Integrated System Configuration）是集成综合环境的简称，是Xilinx提供的一套工具集，其集成的设计工具可以完成整个FPGA/CPLD的开发过程。ISE 5.x支持几乎所有的 Xilinx FPGACPLD主流器件。,（2）综合工具,ISE集成的综合工具主要有 Synplicity公司的 Synplify/synplify Pro，Synopsys公司的FPGA Compiler IIExpress，Exemplar Logic公司的 LeonardoSpectrum和 Xilinx ISE中的 XST等。 Synplify/synplify P
19、ro的综合结果往往面积较小，速度较快。结合Synplicity公司的 Amplify物理约束功能，对很多设计能大幅度地减少资源，优化面积达到30以上。,（2）综合工具,FPGA Express的综合结果比较忠实于原设计，其升级版本FPGA Compiler II是最好的ASIC/FPGA设计工具之一。需要指出的是ISE 5.x系列不再直接集成FPGA Express综合工具。 Mentor的子公司 Exemplar Logic出品的LeonardoSpectrum的综合优化能力也非常高，对Xilinx器件的支持较好。,XST（Xilinx Synthesis Technology）是 Xili
20、nx 自主开发的综合工具。XST的一些优化策略是其他综合工具无法比拟的。XST对某些使用到Xilinx 内部核心的设计的综合结果要比其他综合工具优越很多。,（3）仿真工具,ISE集成的仿真工具主要有 Model Tech公司的仿真工具 Modelsim和测试激励生成器HDL Bencher等。 Modelsim是一个优秀的仿真工具，主要特点是仿真速度快，仿真精度高。Modelsim支持VHDL、Verilog HDL以及VHDL和Verilog HDL混合编程的仿真。Modelsim的PC版的仿真速度也很快，甚至和工作站版不相上下。,HDL Bencher是一种根据电路设计输入，自动生成测试激
21、励的工具，它可以把工程师从书写测试激励文件的繁重工作中部分解脱出来。HDL Bencher的Xilinx版本可以支持VHDL语言输入，Verilog HDL语言输入和Xilinx原理图输入等 3种输入方法。将这些设计输入导入到 HDL Bencher中，就能自动生成相应的测试激励文件。,（4）实现工具,ISE集成的实现工具主要有约束编辑器（Constraints Editor）、 引脚与区域约束编辑器（PACE）、时序分析器（Timing Analyzer）、 FPGA底层编辑器（FPGA Editor）、芯片观察窗（Chip Viewer）和布局规划器（Floorplanner）等。,1.4 可编程逻辑器件设计流程,标准数字电路设计,设计要求定义,行为描述,HDL设计,HDL验证,逻辑综合,物理综合,电路版图,HDL电路设计,EDA,Verilog,产品框架,产品模型,电路模型,电路成品,