chapter1绪论.ppt

《chapter1绪论.ppt》由会员分享，可在线阅读，更多相关《chapter1绪论.ppt（54页珍藏版）》请在三一文库上搜索。

1、2019/6/16,1,CMOS集成电路版图,邓军勇 029-85383437,-概念、方法与工具,2019/6/16,2,内容,版图工程师的职责,课程安排,授课安排,实验安排,上课,2019/6/16,3,版图工程师的职责,通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。,反向分析版图,设计foundry的版图单元库,根据实际项目要求设计电路版图,2019/6/16,4,反向分析实例,2019/6/16,5,反向分析实例,2019/6/16,6,正向版图设计,top,2019/6/16,7,正向版图设计,2019/6/16,8,数字IC设

2、计的简单流程侧重版图,Logic Design,Logic Synthesis,Floorplan,Place & Route,GDSII,DRC + LVS,FINAL GDSII,Digital Cell Libraries,Timing Check,Timing Check,Netlist,2019/6/16,9,逻辑综合使用的单元库,library ( smic18_tt ) delay_model : table_lookup ; in_place_swap_mode : match_footprint ; time_unit : “1ns“ ; voltage_unit : “1V

3、“ ; current_unit : “1uA“ ; pulling_resistance_unit : “1kohm“ ; leakage_power_unit : “1nW“ ; capacitive_load_unit ( 1,pf ) ; nom_process : 1 ; nom_voltage : 1.8 ; nom_temperature : 25 ; cell ( AND2HD1X ) area : 13.306 ; cell_leakage_power : 0.0512749 ; cell_footprint : and2 ; pin ( A ) direction : in

4、put ; capacitance : 0.00304538 ; rise_capacitance : 0.00294971 ; fall_capacitance : 0.00304538 ; ,pin ( B ) direction : input ; capacitance : 0.00325375 ; rise_capacitance : 0.00320935 ; fall_capacitance : 0.00325375 ; pin ( Z ) direction : output ; capacitance : 0 ; rise_capacitance : 0 ; fall_capa

5、citance : 0 ; max_capacitance : 0.339106 ; function : “A values ( “0.076805, 0.081402, 0.106231, 0.0976, 0.090606, 0.059221“, “0.143982, 0.146638, 0.175056, 0.174726, 0.16746, 0.143956“, ,详细内容,2019/6/16,10,逻辑设计,module top_v3 (rst_n, cs_n, clk, cpu_wr, cpu_rd, cpu_addr, datain, dataout); input rst_n,

6、 clk, cpu_wr, cpu_rd, cs_n; input 2:0cpu_addr; input 31:0 datain; output 31:0 dataout; /-存储器接口 wire sel_x, sel_y, sel_m, sel_c, sel_s,sel_clr; reg 31:0 dataout; reg clr_oe; assign sel_x= (cpu_addr=3b000) /star endmodule,2019/6/16,11,网表片段,module body ( ai, bi, ci, si, ctri, ao, bo, co, so, ctro, rst_

7、n, clk, mi, ssi, mo, sso ); input ai, bi, ci, si, ctri, rst_n, clk, mi, ssi; output ao, bo, co, so, ctro, mo, sso; MX2X1 U14 ( .S0(ctro), .B(n34), .A(n23), .Y(n30) ); OAI21X1 U15 ( .A0(ssi), .A1(n19), .B0(n32), .Y(n31) ); OAI21X1 U16 ( .A0(n20), .A1(n22), .B0(n24), .Y(n27) ); AOI21X1 U21 ( .A0(n30),

8、 .A1(n31), .B0(n21), .Y(fas) ); NAND2X1 U23 ( .A(n20), .B(n22), .Y(n24) ); AOI21X1 U26 ( .A0(n27), .A1(n28), .B0(n35), .Y(fas1) ); CLKINVX4 U27 ( .A(ci), .Y(n28) ); DFFRX1 multi_body1_ao_reg ( .D(multi_body1_ao1), .CK(clk), .RN(rst_n), .Q(ao) ); AND2X2 U28 ( .A(sub_body1_mux1), .B(mi), .Y(n19) ); );

9、 endmodule,详细内容,2019/6/16,12,后端设计数据准备,2019/6/16,13,后端设计数据准备,2019/6/16,14,版图设计过程,布图规划Floorplan 功能块布局 门的分组 模块级的连接关系 使用飞线 时序检查,2019/6/16,15,功能块布局,FPU,MPU,RAM,ROM,2019/6/16,16,Hierarchical Gravity,2019/6/16,17,使用飞线（鼠窝）,3,4,1,2,2019/6/16,18,模块级的连接关系,FPU,MPU,RAM,ROM,2019/6/16,19,Design Plannig,tdf,2019/6/

10、16,20,Floorplan,2019/6/16,21,Power plan,2019/6/16,22,时序检查,Logic Design,Logic Synthesis,Floorplan,Timing Check,2019/6/16,23,布局,布局 时序驱动版图设计 I/O驱动器,2019/6/16,24,Placement,2019/6/16,25,时钟树的综合,2019/6/16,26,CTS,2019/6/16,27,CTS,2019/6/16,28,布线,布线 供电网络 时钟网络 其他的关键网络 手工参与,2019/6/16,29,Route,2019/6/16,30,验证,设

11、计验证完成高层次版图,物理验证,DRC和LVS,2019/6/16,31,版图工程师应掌握的知识,电路设计的基础知识 集成电路制造工艺 对空间和版图规划拥有直觉和想象能力 熟练使用EDA工具 仿真工具SPICE/NC/VCS/QuestaSim Tanner系列或Virtuoso Family或SpringSoft Laker或ICC， 相关的验证工具,RETURN,2019/6/16,32,2019/6/16,33,课程安排,RETURN,教材与参考书 CMOS集成电路版图概念、方法与工具 【加】Dan Clein 著 邓红辉 等译 集成电路掩膜设计 Christopher Saint /

12、Judy Saint 著 集成电路版图基础 Christopher Saint / Judy Saint 著 数字集成电路物理设计 陈春章 艾霞 王国雄 编著,2019/6/16,34,第一章 绪论,1.1 专业历史 1.2 什么是版图设计 1.3 IC设计流程,2019/6/16,35,1.1 专业历史,最初，IC版图设计是在一种称为Malyer的特殊纸张上绘制的，耗时费力，同时掩膜对精确性要求很高。 第一个平台是CALMA公司定制的，大型计算机，针对PCB和IC的专用软件。 硬件上的最大变革是运行UNIX系统的工作站的出现，以及运行Linux的PC。 软件的突飞猛进。Cadence、Syn

13、opsys、Mentor等国际著名的EDA供应商。,2019/6/16,36,1.1 专业历史（续）,版图综合：版图通过“代码”生成，替代了手工绘制多边形的传统方法。 版图移植：通过映射和尖端压缩技术，实现版图从一种设计规则到另一种设计规则。 版图验证：Tape-out之前的各种检查逐渐自动化 电路综合：Synthesis 布局布线：完成对上百万个单元的实例布局，并实现连接最小化和电路性能最优化。,2019/6/16,37,1.2 什么是版图设计,定义：版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束

14、。,2019/6/16,38,1.2 什么是版图设计（续）,定义：版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。,2019/6/16,39,1.2 什么是版图设计（续）,Designer Intent,Delivered,2019/6/16,40,1.3 IC设计流程,市场IDEA,结构定义,系统仿真/设计,电路仿真/设计,版图设计,原型&测试,量产,2019/6/16,41,定制设计与基于标准单元设计的对比,2019/6/16,42,设计流程举例,Register_XA+B 五位的可逆计数器,2

15、019/6/16,43,设计流程举例,初始概念 在电路设计中，许多场合都需要可逆计数器。 可逆计数器是数字锁相环中数字滤波器的关键部分 计数速度1.25GHz 0.18um CMOS,2019/6/16,44,设计流程举例,CBIC的方法： 按照可综合规则编写标准的Verilog代码 进行仿真和逻辑综合,2019/6/16,45,设计流程举例,设定可综合Verilog代码的时序约束为： create_clock -period 0.8 -waveform list 0 0.4 name clk get_ports clk set_clock_latency 0.05 get_clocks cl

16、k set_clock_transition 0.02 get_clocks clk 即时钟周期为800ps，工作频率为1.25GHz，时钟上升、下降时间为20ps，时钟端口相对于时钟源的延时为50ps。 综合结果 max_delay/setup (clk group) Endpoint Required Path Delay Actual Path Delay Slack - count_reg18/TI 0.75 1.02 r -0.26(VIOLATED),2019/6/16,46,设计流程举例,设定可综合Verilog代码的时序约束为：create_clock -period 1.25

17、 -waveform list 0 0.4 name clk get_ports clk set_clock_latency 0.05 get_clocks clk set_clock_transition 0.02 get_clocks clk 即时钟周期为1.25ns，工作频率为800MHz，时钟上升、下降时间为20ps，时钟端口相对于时钟源的延时为50ps。,2019/6/16,47,设计流程举例,一个先进的综合工具能够接受HDL代码且对逻辑门和硅片电路提出建议，但是从任何意义上来讲，这套工具还未能达到产生最佳设计的水平。 所以，尽管编写恰当的HDL代码能够很快地产生逻辑设计，但自动综合

18、用于非关键部分。 当特殊问题出现或综合的结果不能满足要求时，就要采用定制设计，进行各种逻辑方程和电路的推导与测试。,2019/6/16,48,设计流程举例,定制设计 实现加法计数：对于最低位，只需要让其随时钟信号做0、1跳变即可；而对于较高的各个计数位，其变化与否取决于比之低的各位信号，只要比之低的各位信号不全为1，在时钟信号到来时都保持不变。 实现减法计数：对于最低位，同样只需要让其随时钟信号做0、1跳变即可；而对于较高的各个计数位，其变化与否取决于比之低的各位信号，只要比之低的各位信号不全为0，在时钟信号到来时都保持不变。 无论实现加法计数还是减法计数，除最低位之外的各个计数位的发生电平翻转的基础是： ； 。,2019/6/16,49,设计流程举例,2019/6/16,50,设计流程举例,2019/6/16,51,设计流程举例,2019/6/16,52,设计流程举例,2019/6/16,53,设计流程举例,定制设计是一项高强度和耗时的工作，只用于关键部分。 受time-to-market的限制，销售必须赢利！,2019/6/16,54,作业,1 名词解释 1）版图设计 2）DRC 3）LVS 4) GDSII 5)CMOS 6) MPW,