第3章数字电路1.ppt

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1、2019/6/17,1,学习要求： 掌握有关数字电路电气方面的基础知识，以便构建出符合实际要求的电路和系统 ： CMOS电路的稳态特性； CMOS电路的动态特性； CMOS电路的输入/输出结构。,第3章 数字电路,2019/6/17,2,习题 完成习题15(13)，16(14)，17(15)，21(19)，37(36)，59，61，92。,第3章 数字电路（续）,2019/6/17,3,设计与制造一个模拟电路是困难的，而对数字电路则不然。,3.1 逻辑信号与门电路,数字逻辑将物理量实际值的无穷集映射为两个子集，隐藏了模拟世界的缺陷。,通过采用开关代数、表及其他抽象方法来描述电路中简单的0和1运

2、算，对数字逻辑电路进行功能上的分析与设计。,2019/6/17,4,低电平：代数上表示低电压范围的信号，常解释为逻辑0；,3.1 逻辑信号与门电路,高电平：代数上表示高电压范围的信号，常解释为逻辑1。 用0对应低、1对应高称为正逻辑; 用1对应低、0对应高称为负逻辑（不太常用 ）。 由于在很大范围内的物理值被表示为同一个二进制值，所以数字逻辑能够大大避免元件和电源的变化以及噪声的影响。 电路可将“微弱”信号再生为“强”信号，使数字信号能够在不损失任何信息的情况下，可以传输任意远的距离。,2019/6/17,5,3.1 逻辑信号与门电路（续）,2019/6/17,6,输出只依赖于当前输入的逻辑电

3、路称为组合逻辑电路，其运算操作可由真值表完全描述。,3.1 逻辑信号与门电路（续）,2019/6/17,7,输出不仅依赖于当前输入、还依赖于过去输入，这种有记忆的电路称为时序电路。时序电路的特性可由状态表或状态图来描述。状态表列出了电路的输出和下一状态，而此时的输出和状态是当前状态和输入的函数。,3.1 逻辑信号与门电路（续）,2019/6/17,8,简单逻辑门电路,3.1 逻辑信号与门电路（续）,2019/6/17,9,复合逻辑门电路 复合门在逻辑功能上是简单逻辑门的组合，实际性能上有所提高。常用的复合门有“与非“门，“或非“门、“与或非“门和“异或“门等。,3.1 逻辑信号与门电路（续）,

4、2019/6/17,10,一个简单电路,3.1 逻辑信号与门电路（续）,2019/6/17,11,定时图：表示电路如何对变化的输入信号产生响应。 逻辑信号在0和1之间的变化不是立即发生的； 输出对输入变化的响应会有一点延迟。,3.1 逻辑信号与门电路（续）,2019/6/17,12,逻辑系列（logic family）：一些不同的集成电路芯片的集合，这些芯片有类似的输入、输出及内部电路特征，但逻辑功能不同。,3.2 逻辑系列,同一系列的芯片可通过互连实现任意逻辑功能。 不同系列的芯片可能不匹配，它们可能采用不同的电源电压，或以不同的输入、输出条件来代表逻辑值。因此，它们可能不能直接互连。 最成

5、功的系列 晶体管-晶体管逻辑（transistor-transistor logic，TTL）； CMOS逻辑（complementary MOS）。,2019/6/17,13,CMOS逻辑电平,3.3 CMOS逻辑,2019/6/17,14,MOS晶体管,3.3 CMOS逻辑（续）,电阻特别大，断开状态； 电阻特别小，导通状态。,栅极与其它极之间电阻极大，电流很小，称为漏电流。通过电容耦合。,2019/6/17,15,CMOS反相器,3.3 CMOS逻辑（续）,CMOS反相器的开关模型（p. 62）,H,L,2019/6/17,16,CMOS“与非门”,3.3 CMOS逻辑（续）,L,OFF

6、,ON,H,2019/6/17,17,CMOS“或非门”,3.3 CMOS逻辑（续）,CMOS“与非门”比“或非门”速度快,OFF,ON,OFF,ON,H,2019/6/17,18,3.3 CMOS逻辑（续）,扇入（ fan-in）：在特定的逻辑系列中，门电路所具有的输入端的数目，被称为该逻辑系列的扇入（系数）。,2019/6/17,19,3.3 CMOS逻辑（续）,非反相门,逻辑上的求反是“免费”获得的，而且用少于反相门所需的晶体管数目来设计非反相门电路是不可能的。 CMOS非反相缓冲器、与门和或门都可由反相器与相应的反相门连接组成。,2019/6/17,20,3.3 CMOS逻辑（续）,与

7、或非门和或与非门,2019/6/17,21,3.5 CMOS电路的稳态电气特性,根据右图，可定义小于2.4伏的电压为CMOS低输入电平，而大于2.6伏的电压为高输入电平。 仅当输入在2.4伏和2.6伏之间时，反相器产生非逻辑输出电压。,工程实践表明，对低态和高态，应采用更为保守的规格。,2019/6/17,22,3.5 CMOS电路的稳态电气特性（续）,VOHmin 输出为高态时的最小输出电压。 VOLmax 输出为低态时的最大输出电压。 VIHmin 能保证被识别为高态时的最小输入电压。 VILmax 能保证被识别为低态时的最大输入电压。 VCC：典型5.0V10%,VCC 0.1伏 地+0

8、.1伏 0.7VCC 0.3VCC,直流噪声容限：一种对噪声大小的度量，表示多大的噪声会使最坏输出电压被破坏成为不可识别的输入值。,2019/6/17,23,3.5 CMOS电路的稳态电气特性（续）,HC系列CMOS的直流噪声容限： 假设VCC=4.5V 低态直流噪声容限=VILmax-VOLmax = 1.35 V -0 . 1 V=1.25 V 高态直流噪声容限=VOHmin-VIHmin =4.4v-3.15v=1.25V 通常，驱动其他CMOS输入时，CMOS输出的直流噪声容限都非常好。,2019/6/17,24,3.5 CMOS电路的稳态电气特性（续）,3.5.2 带电阻性负载的电路

9、特性,当CMOS电路输出端与电阻性负载相连时，输出特性非理想 在任一逻辑状态下，CMOS“导通”输出晶体管存在非零电阻，而与输出端相连的负载就在该电阻上产生电压降 低态时，输出电压可能高于0.1 V 高态时，输出电压可能低于4.4 V,2019/6/17,25,3.5 CMOS电路的稳态电气特性（续）,IOLmax 输出低态且仍能维持输出电压不大于VOLmax时，输出端能吸收的最大电流，又称为最大灌电流。 IOHmax 输出高态且仍能维持输出电压不小于VOHmin时，输出端可提供的最大电流，又称最大拉电流。,无论高态还是低态，输出结构自己都只消耗很小的电流。,实际上是给出各种输出状态（高态或低

10、态）下的最大负载，并确保该负载下最坏情况的输出电压。负载以电流的形式给出：,2019/6/17,26,3.5 CMOS电路的稳态电气特性（续）,2019/6/17,27,3.5 CMOS电路的稳态电气特性（续）,若输入电压不是非常接近于供电轨道，则“导通”或“断开”都不会彻底，输出电压将偏离供电轨道，其功耗大大增加。,若TTL输出或其他非理想逻辑信号与CMOS输入相连，或TTL输入或其他电阻性负载与CMOS输出相连，则CMOS输出所消耗的功率都会增加。,3.5.3 非理想输入时的电路特性,2019/6/17,28,3.5 CMOS电路的稳态电气特性（续）,扇出：门电路在不超出其最坏情况负载规格

11、的条件下，能驱动的输入端个数。 扇出不仅依赖于输出端的特性，还依赖于它驱动的输入端的特性。 扇出（直流）的计算必须考虑输出的两种可能状态：高电平状态和低电平状态。门电路的总扇出是高态扇出和低态扇出中的较小值。 假设驱动CMOS输入的HC系列CMOS电路,其最大低态输出电流为20A,最大高态输出电流为-20A,而任何状态下HC系列CMOS电路 的最大输入电流为1A,试求其总扇出. 高态扇出=20/1=20 低态扇出=20/1=20 总扇出=20 交流扇出：输出端对寄生电容的充放电能力，但很难能像直流扇出那样精确地计算出来。当关心速度损失时则必须考虑它。,2019/6/17,29,3.5 CMOS

12、电路的稳态电气特性（续）,当输出负载大于它的扇出能力时： 输出低态时，输出电压可能高于VOLmax； 输出高态时，输出电压可能低于VOHmin； 输出传输延迟可能大于规格说明的延迟值； 输出的上升和下降时间可能大于规格说明的值； 器件工作温度可能升高，从而降低其可靠性，最终引起器件失效。,不用的输入端：绝不能悬空。,2019/6/17,30,3.5 CMOS电路的稳态电气特性（续）,电流尖峰和去耦电容器,保护CMOS电路 用能导电的包装纸、管子或塑料来进行包装； 处理CMOS器件之前，接触一下电源的接地金属或其他接地源； 电路制作者或技师们工作时，身体上不能积聚静电； 输入电压不能超出供电电压

13、范围； 采用单独电源的系统或子系统的输出来驱动时，要先接通CMOS电路的电源，然后才能接输入信号。,CMOS输出在低态和高态之间转换时,电流通过半导通的P沟道和N 沟道晶体管从VCC流到地,其持续时间很短,称为电流尖峰。 解决办法：在VCC与地之间添加去耦电容器。,2019/6/17,31,3.6 CMOS电路的动态电气特性,CMOS器件的速度和功耗在很大程度上取决于器件及其负载的动态特性，即输出端在不同状态间转换时电路的行为。 速度 CMOS 电路的输出在低/高电压之间转换的速度，依赖于器件的内部结构及它要驱动的其他器件的特性，甚至受到与输出相连的连线或印制电路板上的线迹的影响，它取决于两个

14、特性：转换时间和传播延迟。,2019/6/17,32,3.6 CMOS电路的动态电气特性,转换时间：逻辑电路的输出从一种状态变为另一种状态所需的时间。 上升时间tr：输出从低态到高态的转换时间。 下降时间tf： 输出从高态到低态的转换时间。,上升时间通常比下降时间长，与晶体管的“导通”电阻和负载电容有关。 可用时间常数来进行估计,2019/6/17,33,3.6 CMOS电路的动态电气特性（续）,传播延迟：指从输入信号变化到输出信号产生相应变化所需的时间。,最大上升或下降时间,2019/6/17,34,3.6 CMOS电路的动态电气特性（续）,静态功耗输出不变时的CMOS电路功率损耗（很小）,

15、交流开关功耗,总动态功耗 PD=PT+PL,动态功耗是主要部分 直流开关功耗,2019/6/17,35,3.7 其他CMOS输入和输出结构,传输门,一对p沟道和n沟道晶体管连在一起形成一个逻辑控制开关。,EN=1时，A、B之间为低阻抗连接（Rab=25） EN=0时，A与B断开,特点： 传输门被打开， A到B（或相反）的传播延迟非常短。,2019/6/17,36,3.7 其他CMOS输入和输出结构,二选一多路开关 当S为低态时，X“输入”和Z“输出”相连。当S为高态时，Y与Z相连。,2019/6/17,37,3.7 其他CMOS输入和输出结构（续）,施密特触发器输入结构 采用内部反馈的特殊电路

16、，依输入是从低到高变化还是从高到低变化来移动开关门限。 高低两个门限电压之差称为滞后，典型值为0.8V。,2019/6/17,38,2019/6/17,39,3.7 其他CMOS输入和输出结构（续）,三态（高阻态）,输出好像没和电路连上，只有很小的漏电流流进或流出输出端。 有一个“输出使能”端，用来控制输出是否处于高阻态。 多个三态输出连在一起形成三态总线，任何时候最多只有一个输出端被使能。,2019/6/17,40,3.7 其他CMOS输入和输出结构（续）,漏极开路输出,有一个外部的上拉电阻器，上拉电阻应尽量小，但也不能任意小； 一般情况下，电路从低到高的转换时间要比有源上拉的标准门的时间长

17、得多； 可用于驱动发光二极管和其它器件、实现线连逻辑、驱动多源总线。,2019/6/17,41,3.7 其他CMOS输入和输出结构（续）,驱动二极管,驱动小型继电器,2019/6/17,42,可以采用普通C M O S与非门的输出来驱动发光二极管的情况，图示用到了有源上拉的方法。,3.7 其他CMOS输入和输出结构（续）,2019/6/17,43,3.7 其他CMOS输入和输出结构（续）,多源总线,在任意时刻，最多只有一个控制位为高态，它使相应的数据位传到总线上。其余的门输出为高态，即为“开路”。这样，被使能的门电路的数据输入就决定了总线上的值。,2019/6/17,44,“线与”逻辑 用一个

18、上拉电阻将多个漏极开路门电路连接在一起，形成线与逻辑。,3.7 其他CMOS输入和输出结构（续）,2019/6/17,45,线与逻辑不能采用带有源上拉的门电路来实现；若两个这样的门输出连在一起并试图保持相反的逻辑值，就会产生非常大的电流和非正常的输出电压。,3.7 其他CMOS输入和输出结构（续）,2019/6/17,46,3.8 CMOS逻辑系列,4000系列：功耗很低，但速度慢，不易与当时最流行的双极型TTL相匹配；,HC（高速CMOS）和HCT（高速C M O S，TTL 兼容）系列：比4000系列有更高的速度和更强的驱动能力，前者用于只采用CMOS逻辑的系统中，后者可与TTL器件互相配合使用； VHC（Very High-speed CMOS）和VHCT（Very High-speed CMOS，TTL compatible）系列：工作速度是HC/HCT系列的2倍； HC/HCT，VHC/VHCT系列具有对称输出驱动能力，即输出端能吸收或提供同样大小的电流； FCT（Fast CMOS, TTL compatible）系列：它在减少功耗并与TTL完全兼容的条件下，能达到和超过最好的TTL系列的速度和驱动能力； “74”与“54”,