6互连与互连优化0801.ppt

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1、第14章 互连 Coping with Internection,集成电路设计系列,庄奕琪 主讲,本章概要,概述 互连电阻 互连电容 互连电感 互连延时模型,互连按比例缩小 互连延时优化 串扰 布局布线 片上网络,本章参考书,Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 3 &9。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第3章和第9

2、章。 John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 14. 中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第14章。,14.1 概述 现代IC中的互连,铝互连（0.25m工艺,四层）,铜互连（0.25m工艺，七层）,14.1 概述 互连的发展趋势,14.1 概述 互连线,电路图,实际视图,14.1 概述 互连的寄生参数,串联电阻,自身电感,对地电容,线间电容,寄生电阻,寄生电容,寄生电感,14.1 概述 分析简化

3、条件,考虑了导线的大部分寄生参数,只考虑电容的模型,若导线的电阻很大，可以不考虑电感 若导线的电阻较小且较短，可以只考虑电容 若导线的电阻很小且较长，则需考虑电感 若导线的平均间距很大，可以不考虑线间电容,14.1 概述 互连尺寸变化的影响,14.1 概述 互连对延迟的贡献,线长,线厚,电阻率(1/),线宽,纵向参数由工艺决定： t，() 横向参数由版图决定：l，w Rline越小，允许通过互连线的电流越大，互连延迟越小,14.2 互连电阻 如何计算互连电阻？,薄层电阻方块数,与版图尺寸无关,14.2 互连电阻 薄层电阻,14.2 互连电阻 常用导体的电阻率与薄层电阻,电阻率（可能用于互连的金

4、属材料）,薄层电阻（传统工艺中可用作互连的材料）,不同粗细,带拐角,不同工艺层,14.2 互连电阻 电阻计算实例,14.2 互连电阻 接触电阻,接触电阻 互连与硅及多晶之间的接触（有源接触孔） 不同互连层之间的接触（通孔） 降低接触电阻的途径 信号线尽量保持在同一层上 增大接触孔，但效果不明显（因电流集聚效应使电流集中在接触孔的周边） 增多接触孔 0.25m CMOS工艺接触电阻典型值 有源接触孔520 通孔15 ,14.2 互连电阻 实例:Intel 0.25m工艺,5 metal layers Ti/Al - Cu/Ti/TiN Polysilicon dielectric,14.2 互连

5、电阻 趋肤效应,趋肤效应：在非常高的频率下，电流主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降 趋肤深度：电流下降到其额定值的1/e时所处的深度 临界频率：趋肤深度达到导体最大尺寸（W或H）的1/2时的频率 ffs时导体单位长度电阻,导体的电阻率,周围电介质的介电常数,信号的频率,铝在1GHz下的=2.6m,14.2 互连电阻 铝导线的趋肤效应,衬底为SiO2,14.3 互连电容 互连系统中的电容,导线对衬底的电容 底面 边缘 导线之间的电容 同层 异层,第2层互连,第1层互连,14.3 互连电容 互连电容的影响因素,互连线的形状与尺寸 互连线与衬底的距离 互连线周围的介质 互连

6、线与周围导线的距离,14.3 互连电容 互连与衬底间的电容,互连与衬底间的电容成为电路负载电容的一部分,绝缘介质的介电常数,14.3 互连电容 不考虑边缘效应的电容计算,氧化层厚度,14.3 互连电容 考虑边缘效应的电容计算:模型1,实例,边缘效应影响项,侧面效应影响项,14.3 互连电容 考虑边缘效应的电容计算:模型2,14.3 互连电容 电容随线宽/介质厚度比的变化,介质为SiO2 tdi为介质厚度,平板电容,总电容,导线厚度/介质厚度比,导线宽度/介质厚度比,14.3 互连电容 电容与尺寸的关系,14.3 互连电容 实例:0.25mCMOS工艺(1),边缘电容,平面电容,下极板,上极板,

7、电容平均值（平面电容aF/m2，边缘电容aF/m),14.3 互连电容 实例:0.25mCMOS工艺(2),最小间距下单位长度线间电容的平均值（aF/m),位于第1层铝上的10cm长、1m宽的导线： 平面电容3pF 边缘电容8pF 总的对地电容11pF 最小间距下的线间电容9.5pF,14.4 互连电感 电感的来源,14.4 互连电感 电感的估算与作用,电感的估算 当周边电介质的介电常数为、导磁率为时，一条导线单位长度的电容c和电感l满足以下关系 电感对电路性能的影响 振荡与过冲效应 阻抗失配引起的信号反射 导线间的电感耦合 Ldi/dt引起的开关噪声 何时需考虑电感 很长的互连线 极高的频率

8、：1GHz 低电阻率的互连材料；如Cu,互连线的信号会被延迟的时间。对于高速电路，有可能f1/（即T），这个延迟需要考虑，即要求尽量缩短，亦即减少Rline和Cline。,14.5 互连延时模型 互连产生延时,14.5 互连延时模型 集总模型,分布模型 电阻与电容沿线长连续分布 实际情形 必须解偏微分方程,集总模型 令导线总电阻为Rline，导线对地电容等效为Cline 导线较短且频率不十分高时是较好的近似 只需解常微分方程,14.5 互连延时模型 Elmore延时公式,RC树 只有1个输入节点s 所有节点的电容都是对地的电容 无闭合的电阻回路,s,根节点s与节点i之间的延时估算,14.5 互

9、连延时模型 N级RC链的Elmore延迟计算,N级RC链,节点N的Elmore延时,节点i的Elmore延时,14.5 互连延时模型 N级等分RC链的Elmore延迟计算,当N值充分大时，RC链分布rc线，且有,总长为L、单位长度电阻为r、单位长度电容为c的导线被等分成N段，每段长度L/N，每段电阻rL/N，每段电容cL/N，则其Elmore延迟为,一条导线的延迟与其长度的平方成正比 分布rc线的延迟是集总RC模型预测的延时的一半,14.5 互连延时模型 T形等效电路,m级T形等效电路,m级T形等效电路,形等效电路,14.5 互连延时模型 形等效电路,14.5 互连延时模型 梯形与形等效电路的

10、比较,导线分段数越多，模拟精度越高，但模型越复杂，模拟所需时间越长,14.5 互连延时模型 导线的SPICE模型,BSIM3支持均匀分布的型或梯形等效电路的rc模型(URC),导线名,导线二端节点,导线长度,导线分段数目,电容节点,模型名,每米导线电阻,每米导线电容,模型说明,z,14.5 互连延时模型 分布rc线的精确延迟分析,14.5 互连延时模型 连线电位随时间和空间的变化,导线终端,接近导线始端,连线电压v既是时间t的函数，也是空间z的函数,驱动门,负载门,14.5 互连延时模型基于等效电路的互连延迟估计(1),14.5 互连延时模型 基于等效电路的互连延迟估计(2),导线始端电压,导

11、线终端电压,14.5 互连延时模型 延时与连线长度的关系,14.5 互连延时模型 集总模型与分布模型的比较,实例：10cm长、1m宽的导线,14.5 互连延时模型 何时需考虑导线的rc延时？,导线的传播延时tpRC驱动门的传播延时tpgate 互连线的长度临界长度 导线输入信号的上升（下降）时间导线的上升（下降）时间RC,漏寄生电容,源寄生电容,14.5 互连延时模型 带传输门的延时估计,14.6 互连延时优化 芯片上导线长度的分布,某先进微处理器芯片中导线长度的分布规律,随着IC的发展，晶体管尺寸芯片总面积芯片上导线的平均长度,工艺尺寸门延时,互连延迟总延时互连延迟,14.6 互连延时优化

12、一般化按比例缩小,局部导线：长度按与其它尺寸同样的比例（S1）缩小延时不变 长度不变：长度不缩小，其它尺寸按同样比例（S1）缩小延时加长 全局导线：长度按比例（ Sc1） 缩小延时大大加长，如时钟信号及数据与指令总线,全局导线的延时实际上按每年约50的速率增加（S=1.15，Sc=0.94）,14.6 互连延时优化 恒电阻按比例缩小,导线厚度H不变，导线宽度及节距导线电阻不变，但水平方向的电容（边缘及线间）。为抑制此效应，引入电容缩小因子c(1,但S），适当减少因尺寸缩小导致的C的增加，但对长线效果不显著,14.7 互连延时优化 采用低电阻率的互连导体,采用Cu导体取代Al导体电阻率下降1.6

13、倍降低R,常见导体的电阻率,14.7 互连延时优化 采用低介电常数的互连介质,采用低介电常数介质取代SiO2降低C,常见介质的介电常数,降低互连介质介电常数的好处 延迟 串扰 功耗 低介电常数介质材料的类型 inorganic (SiO2) organic (Polyimides) aerogels (ultra low-k),14.7 互连延时优化 采用低介电常数的互连介质(续),14.7 互连延时优化 采用过渡金属硅化物,硅化物（Silicide） 硅与一种难熔金属形成的合成多晶材料 导电性好（电导率比多晶大810倍），在高温工艺中不会熔化 常用的有WSi2、TiSi2、PtSi2和TaS

14、i 用于降低多晶接触电阻,14.7 互连延时优化 增加互连层的数量,必要性 芯片尺寸的减少及晶体管数的增加需要更多、更长的导线 更多的互连层有助于减少导线的长度,局部导线 置于较低的互连层 密集，较薄 重在提高集成密度和降低电容 全局导线 置于较高的互连层 宽厚，间距较大 重在降低导线电阻,14.7 互连延时优化 分层优化,14.7 互连延时优化 地址线对策(1),存储阵列的地址线 接有大量晶体管的多晶栅 线长（电阻大），负载重（电容大） 降低地址线延时的方法 方案1：全部采用多晶线，无多晶与金属接触占用的面积存储密度大，但多晶电阻较大传播延时长 方案2：同时从线的两端驱动地址线，可使最坏情形

15、的延时减少到原来的1/4,降低地址线延时的方法（续） 方案3：采用旁路金属线，每隔k个存储单元与多晶连接1次 延时（k/2)2，主要取决于每个单元的多晶长度 k越小，降低延时的效果越好，但集成密度越低 若在1024个单元地址线中，每隔16个单元与旁路线连接1次，可使延时减少约4000倍,14.7 互连延时优化 地址线对策(2),y,x,destination,Manhattan方式,source,对角线方式,容易实现自动布线及掩膜制造,节省线长20，面积15，通孔30延迟，功耗，集成密度,部分采用45布线的版图实例,14.7 互连延时优化 走线方式,14.7 互连延时优化 插入中继器:作用,多

16、级门链：插入中间缓冲器可使总的传播延时 长互连线：插入中间缓冲器可使总的互连延时,中继器,将总电阻为R、总电容为C的导线分为m段，每段之间插入1个中继器,假定中继器的延时与连线电容无关，则各个中继器可采用同样尺寸，有同样大的延迟。 插入中继器的最优数目 使各导线段的延时=中继器延时，可得到导线的最小延时,14.7 互连延时优化 插入中继器:简单设计,单位长度导线的电阻、电容,每个中继器的延时,未接中继器时的导线延时,导线总长度,实际上中继器的延时与连线电容有关，最优延时下各个中继器的尺寸不同,14.7 互连延时优化 插入中继器:精确设计(1),最小尺寸中继器的电阻,最小尺寸中继器的电容,中继器

17、的尺寸系数,中继器的本征输出电容/输入电容,导线的单位长度电阻、电容,导线的总延时,最优中继器数目,最优中继器尺寸系数,导线的总长度,中继器的数目,未接中继器时的导线延时,最短导线总延时,导线段的最优长度,导线段的最短延时,14.7 互连延时优化 插入中继器:精确设计(2),当导线长度至少为2Lcrit时，插入中继器才有意义,与布线层无关,14.7 互连延时优化 插入中继器:实例,简单设计：,精确设计：0.25mCMOS工艺，tp1=32.5ps，Rd=7.8k，Cd=3fF，c=110aF/m，r=0.075/m,14.7 互连延时优化 导线流水线,任意时刻导线可同时处理k个信号提高导线数据

18、处理能力 一个信号通过整条导线需k个时钟周期通过各导线段的延时并未缩短,寄存器,将总电阻为R、总电容为C的导线分为k段，每段之间插入1个时钟控制寄存器,时钟信号,导线段,缩短延时的途径 降低负载电容CL 提高驱动电流Iav 降低电压摆幅Vswing 降低电压摆幅的作用 缩短了延时 减少了动态功耗 降低了噪声容限 降低电源电压的作用 电压摆幅，驱动电流，二者变化比例相当 对延时几乎无作用,14.7 互连延时优化 电压摆幅对延时的影响,14.7 互连延时优化 降摆幅电路,降低摆幅,长互连线,恢复摆幅,14.7 互连延时优化 单端静态降摆幅电路:双电源,电压摆幅VDDLVDD,电压摆幅VDD,缺点：

19、需要两个电源电压VDD和VDDL，摆幅低时速度太慢,14.7 互连延时优化 单端静态降摆幅电路:单电源,电压摆幅 |VTp|VDD-VTn,电压摆幅 0VDD,电平转换器,隔离器,电平恢复器,优点：只需要1个电源电压；抗干扰能力强 缺点：电压摆幅降低值取决于阈值电压，受工艺、体效应等影响波动大；面积大,14.7 互连延时优化 差分静态降摆幅电路,驱动器,接收器 (钟控差分触发器),互补低摆幅信号,优点 对共模噪声信号（如电源线噪声、串扰）有很高的抑制能力 摆幅可以降得很低（如200mV),缺点 导线及控制门数量加倍 需增加额外的时钟控制信号,14.7 互连延时优化 动态降摆幅电路:实例1,=0

20、时，总线通过足够大的上拉管M2预充电Vbus迅速上升至VDD =1时，总线通过非常小的下拉管如M1放电Vbus缓慢下降,M4与M3对称（M3尺寸约为M4的1/2，tpHL=tpLH)反相器开关阈值VM=总线最小摆幅=0.5VDD摆幅低，但延时长(7.2ns),M4与M3非对称（M3尺寸约为M4的7.5倍，tpHL0.5VDD摆幅高，但延时短(4.7ns),14.7 互连延时优化 动态降摆幅电路:实例2,控制预充电时间控制互连线上的电压,检测互连线上的电压与参考端REF电压（一般为VDD/2）进行比较,优点：互连线的电压摆幅可以通过调整脉冲EN宽度进行精确控制 缺点：EN宽度与互连线摆幅的关系与

21、负载电容CL有关，驱动器不工作时互连线浮空,差分放大器,14.7 互连延时优化 电流模式传输,电压模式传输系统 输入：电压VDD代表逻辑1，电压0代表逻辑0，传输信号摆幅VDD 输出：将互连线电压与开关阈值（VDD/2）进行比较 缺点：电源噪声对输入信号和开关阈值均有影响，电压摆幅不能过低,优点：电源噪声作为共模干扰对信号路径无影响，可在很低的噪声容限下工作，电压摆幅可以很低（如100mV） 缺点：静态功耗较大,电流模式传输系统 输入：注入电流Iin代表逻辑1，注入电流-Iin代表逻辑0，传输电压波2IinZ0 输出：用差分放大器检测在终端电阻RT上的电压,14.8 传输线效应 什么是传输线效

22、应？,深亚微米工艺缩短门延时，铜互连降低导线电阻,电路开关速度足够快，互连电阻比较低,导线电感支配互连延迟特性,信号的上升/下降时间信号波形传播过导线的时间,分布rc线分布lc线,传输线效应,14.8 传输线效应 传输线模型,g0,i0,r0,完整传输线 考虑r、c、l、g 适用于各种情形,有损传输线 考虑r、c、l 适用于Al基芯片上导线,无损传输线 考虑c、l 适用于Cu基芯片上导线及PCB导线,14.8 传输线效应 无损传输线,阶跃输入信号沿线的传播速度 传输线单位长度的传播延时 波传播dx距离需对电容cdx充电的电流 传输线的特征阻抗,(与导线的长度及频率无关，对芯片上的导线，Z0=1

23、0200),14.8 传输线效应 信号波形的传输速度,注：大多数介质材料的相对导磁率r1,实例: 信号传播过印制板上的20cm长导线，所需时间1.5ns 信号传播过芯片上的10cm长导线，所需时间0.65ns,14.8 传输线效应 信号反射与终端阻抗,终端阻抗决定了当波到达导线末端时有多少比例被反射,反射系数,终端信号幅度,14.8 传输线效应 不同终端时传输线的特性,信号源内阻的 影响,3. 经tflight返回源端，亦发生近全反射（=2/3），使波幅增加2/3倍 4. 依次类推，直至波幅达到5V,14.8 传输线效应 传输线瞬态响应:斜格图,1. 5V输入信号中只有一部分注入到传输线中 2

24、. 经tfight到达末端，然后发生全反射（=1)，使波幅加倍,14.8 传输线效应 输入信号上升时间的影响,14.8 传输线效应 电容终端情形,14.8 传输线效应 有损传输线,传输方式与无损传输线相似，但幅值沿传输线不断衰减,输入信号的上升或下降时间传输线的飞行时间： 对1cm的芯片上导线，tr150ns 对50cm的PCB导线，tr8ns 导线的总电阻传输线的特征阻抗 ： 导线长度满足条件（由上面两个限制决定）： 传输线无损条件：,14.8 传输线效应 何时需考虑传输线效应？,实例：AI1层导线,14.8 传输线效应 抑制传输线效应:阻抗匹配,Z,0,Z,L,Z,0,Z,0,Z,0,Z,

25、S,在导线源端串联匹配阻抗,在导线末端并联匹配阻抗,14.8 传输线效应 匹配阻抗的获得:方式,利用MOSFET实现阻抗，通过调整FET尺寸实现阻抗的匹配 0.25m CMOS工艺，W=53m的nFET与W=135m的pFET组合可实现50的阻抗,Out,M,r,V,DD,14.8 传输线效应 匹配阻抗的获得:问题1,问题：FET阻抗随工艺、电压、温度的变化高达100，而匹配阻抗的精度要求为10 对策：分段线匹配驱动器。改变尺寸系数si来调整每一分段电阻的大小，控制ci电平来决定每一分段是否接入（i=1，2，n）,14.8 传输线效应 匹配阻抗的获得:问题2,问题：FET阻抗并非线性，电阻随电

26、压的变化而变化 对策：采用nFET-pFET对来代替单管,14.9 串扰 基本概念,串扰Crosstalk：两条互连线间距很近时，一条线上的脉冲电压通过寄生电容耦合(或电感耦合,但在目前的工艺中不重要）在另一条线上引起寄生信号。 串扰的大小取决于线间耦合电容的大小(Cc)以及线间电压差随时间的变化速率(dV12/dt)。,14.9 串扰 线间耦合电容,线间距S越小耦合电容越大串扰越严重,单位长度耦合电容,总耦合电容,14.9 串扰 2线间耦合等效电路,梯形等效电路,形等效电路,2条平行互连线,形等效电路,3条平行互连线,14.9 串扰 3线间耦合等效电路,线上电荷,解析表示,矩阵表示,电流方程

27、,14.9 串扰 3线间耦合模型,总的平板电容,底部及边缘的影响,侧面的影响,四角的影响,14.9 串扰 层间串扰:平板电容,总的重叠电容,Metal2,Metal1,为了使重叠面积尽量小，版图设计时应使相邻两层连线交叉时相互垂直,14.9 串扰 层间串扰:重叠电容,14.9 串扰 对浮空线的串扰,扰动线（高摆幅时产生的扰动大）,浮空线（低摆幅时对扰动敏感）,实例,动态电路中的预充电节点,线间耦合电容,浮空线串扰特点：干扰电压留存，并可能与后续干扰叠加而产生更糟的影响！ 常见浮空线：动态存储器、片上总线、动态逻辑电路中的预充电节点等,0.5fF,6fF,3 x 1 mm覆盖,14.9 串扰 对

28、被驱动线的串扰,被驱动线串扰特点：干扰电压随时间变化，最终会趋于0 当trxy时，Vy随时间的变化按时间常数xy而指数衰减； 当trxy时，Vy随时间的变化有一峰值，峰值高度随tr而 驱动源阻抗Ry xy 串扰,扰动线（高摆幅时产生的扰动大）,被扰动线（低摆幅时对扰动敏感）,14.9 串扰 抑制串扰的途径,尽量避免节点浮空 对串扰敏感的节点（低摆幅、浮空）应尽量远离全摆幅信号线 在时序允许的前提下，尽量加大信号的上升（下降）时间，但会使开关功耗加大 在敏感的布线网络中采用差分信号传输方法，使串扰信号成为不影响电路工作的共模信号源 相邻（同层，异层）导线尽量不要平行，相邻层尽量垂直走线，平行走线

29、尽量远离 在两个信号线之间加一条屏蔽线，或者在两个信号层之间加一个屏蔽层，屏蔽线或屏蔽层接GND或VDD，使线间电容成为接地电容，但会增加电容负载,14.9 串扰 抑制串扰的布线方式,线间、层间加屏蔽,密集型布线结构（DWF）,VDD,Signal,GND,14.9 串扰 串扰对延时的影响,假定X、Y、Z上的信号同时翻转 最坏情形 X、Z翻转方向相同且均与Y相反Cc两端的电压摆幅是信号摆幅的2倍等效电容负载为CL=CGND+4Cc串扰使延时增加 最好情形 X、Z、Y翻转方向相同Cc两端的电压不变等效电容负载为CL=CGND串扰对延时无影响,Y对地电容,线间耦合电容,串扰对电路延时的影响不仅与线

30、间耦合电容的大小有关，还与信号的时序有关,14.9 串扰 串扰对延时的影响:实例,N位平行总线：假定所有输入同时翻转，但翻转方向可以不同。第k条导线的传播延时可表示为,因串扰而引入的延时比例系数，与相邻的第k-1条和第k+1条导线的翻转状况有关,导线对地电容,导线电阻,驱动器的等效电阻,最好情形,最坏情形,14.9 串扰 抑制串扰延时的途径,电路优化：针对延时的瓶颈单元 版图优化：加入屏蔽线和屏蔽层 布线结构优化：采用预定义、保守的布线结构 时序优化：消除或避免引起最坏情形的导线翻转, 通过给总线插入编解码，可消除“有害”的翻转，但会增加额外的硬件和延时开销，要综合考虑,14.10 布局布线

31、布局要求,布局要求 总面积尽量小 总连线长度尽量短 外轮廓尽量接近方形 尽量分块化、层次化,需布局的逻辑块及其连接关系,初始布局 结果,分块化,层次化,14.10 布局布线 可分块布局,14.10 布局布线 不可分块布局,全局布线：确定各单元块之间的连接路径 细节布线：确定实现这些路径的物理信息,14.10 布局布线 布线步骤,连线搜索：从起点到终点，寻找并确定布线路径 迷宫布线：在从起点到终点的所有可能路径中，寻找最短路径,14.10 布局布线 栅格布线模型,14.11 片上网络 概念,Internet 对于给定的范围和大量连接点能够一直正确地工作 有一个思考周密的协议层，将功能、性能和可靠性方面的考虑分割开并相互独立,Network on a chip 将互连线看作是通信信道，由互连网络动态地决定数据包何时、何路径进行传输 引入纠错/重发机制，允许传输信号出错,END,第14章 互连,14.2 互连线延时模型 互连线电阻与电容,3.1 集成电路物理结构 分布电容和分布电阻,单位,3.1 集成电路物理结构 互连的三维效应,