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1、第六章 时序逻辑电路,本章主要内容,6.1 概述 6.2 时序逻辑电路的分析方法 6.3 若干常用的时序逻辑电路 6.4 时序逻辑电路的设计方法 6.5 时序逻辑电路中的竞争冒险现象（自学）,6.1 概述,一、定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。,结构上的特点：,1. 必须包含存储器，通常还包含组合电路；,2.存储器的输出状态必须反馈到组合电路的输入端。,CP ai bi ci-1(Q) si ci(D),0 a0 b0 0 s0 c0,1 a1 b1 c0 s1 c1,2 a2 b2 c1 s2 c2,由此可归纳出时序
2、电路的框图：,二 、时序电路的框图,外部输入,外部输出,原状态:,新状态：,三、描述其逻辑功能的方程组,驱动方程，向量表示： Z=GX,Q,状态变量,输出方程,向量表示：Y=FX,Q,状态方程，向量表示：Q*=HX,Q,四、时序电路的分类,按电路中触发器的动作特点可分为：,同步时序逻辑电路：电路中所有触发器状态的变化都在同一 时钟信号的同一边沿发生。,异步时序逻辑电路：不满足同步时序逻辑电路的条件。,不在同一时钟边沿翻转； 没有统一的时钟信号。,按输出信号的特点分:,米利型：,穆尔型：输出信号只取决于电路的状态。（电路可能没有输入信号）。,同步时序逻辑电路；异步时序逻辑电路。,米利型（Meal
3、y） 穆尔型（Moore）,五、本章重点,时序电路的分析； 时序电路的设计； 常用电路。,包括同步和异步时序电路，以同步电路为重点,只要求同步电路的设计,包括寄存器和计数器,时序电路也称为状态机SM(State Machine)或算法状态机ASM（Algorithmic State Machine),例6.1 串行加法器电路如图6.1.2所示，写出其输出方程、驱动方程和状态方程,图6.1.2,解：其输出方程为,驱动方程为,状态方程为,6.2.时序逻辑电路的分析方法,6.2.1 同步时序逻辑电路的分析方法,时序逻辑电路的分析：,给定时序电路,即找出在输入和CLK作用下，电路的次态和输出。,找出该
4、电路的逻辑功能,2.把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组；,3. 根据逻辑图写出电路的输出方程；,4.写出整个电路的状态转换表、状态转换图和时序图；,5.由状态转换表或状态转换图得出电路的逻辑功能。,步骤：,1. 从给定的逻辑电路图中写出每个触发器的驱动方程（也就是存储电路中每个触发器输入信号的逻辑函数式）；,1. 写驱动方程,2.写状态方程,3. 写出输出方程；,4.写出电路的状态转换表、状态转换图和时序图,5. 得出电路的逻辑功能。,例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能，写出它的驱动方
5、程、状态方程和输出方程，写出电路的状态转换表，画出状态转换图和时序图。,图6.2.1,解：(1) 驱动方程：,(2) 状态方程：,JK触发器的特性方程,将驱动方程代入JK触发器的特性方程中，得出电路的状态方程,(3)输出方程：,6.2.2时序逻辑电路的状态转换表、状态转换图、 状态机流程图和时序图,三个方程已经清楚描述一个电路的逻辑功能，但却不能确定电路具体用途,描述时序逻辑电路所有状态的方法有状态转换表（状态转换真值表）、状态转换图、状态机流程图和时序图。,此电路没有输入变量，属于穆尔型的时序逻辑电路，输出端的状态只决定于电路的初态。,一、状态转换表：,根据状态方程将所有的输入变量和电路初态
6、的取值，代入电路的状态方程和输出方程，得到电路次态（新态)的输出值，列成表即为状态转换表,图6.2.1,由状态转换表可知，此时序电路为七进制加法计数器，其中Y为进位脉冲的输出端。,设初态Q3Q2Q1=000，由状态方程可得：,二、状态转换图：,图6.2.2,三、时序图：,在时钟脉冲序列的作用下，电路的状态、输出状态随时间变化的波形叫做时序图。,图6.2.3,例6.2.2 分析图6.2.4所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。,图6.2.4,解： （1） 驱动方程：,（2） 状态方程,D触发器的特性方程为Q *D，得,（3) 输出方程：,图6.2
7、.4,(4）状态转换表：,A0时,为4进制加法计数器,A1时,为4进制减法计数器,可以合成一个状态转换表为：,故此电路为有输入控制的逻辑电路，为可控计数器，A0为加法计数器，A1为减法计数器。,（5)状态转换图：,图6.2.5,四、状态机流程图（SM图）,四、状态机流程图（SM图）,*6.2.3 异步时序逻辑电路的分析方法,除了写出驱动方程、状态方程和输出方程等外，还用写出各个触发器的时钟信号,例6.2.3 已知异步时序逻辑电路的逻辑图如图6.2.6所示，试分析它的逻辑功能，画出电路的状态转换图和时序图。,解：（1） 驱动方程：,（2）状态方程:,可得逻辑电路的状态方程：,JK触发器的特性方程
8、为,(3)输出方程：,(4) 各触发器的时钟信号：,(5) 状态转换表,此电路为异步十进制计数器,(6)状态转换图,能够自启动的时序电路。,（7） 时序图：,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器,可寄存一组二进制数码的逻辑部件，叫寄存器. 由触发器构成。 N位二进制代码需要N个触发器。,一 、寄存器（数码寄存器）,右图6.3.1是74LS75的逻辑图，它是4位寄存器,图6.3.1,此寄存器为并行输入/并行输出方式。在CLK高电平时，将D0 D3数据存入，与此前后的D状态无关。,D0 D3为并行数据输入端；,CLK为寄存时钟输入端,RD为清零端,此寄存器为并行输入/并行
9、输出方式。在CLK时，将D0 D3数据存入，与此前后的D状态无关，而且由异步置零（清零）功能。,图6.3.2是74HC175的内部逻辑图，由CMOS边沿触发器构成的4位寄存器.,图6.3.2,其中：,D0 D3为并行数据输入端；,CLK为寄存脉冲输入端,首先是寄存器，然后是移位。,1.由D触发器构成的4位移位寄存器（右移）：,电路如图6.3.3所示。,二 、移位寄存器,图6.3.3,其状态表为,图6.3.3,驱动方程：,状态方程：,输出方程：,分析：,其波形图为,因为触发器由传输延迟时间tpd，所以在CLK到达时，各触发器按前一级触发器原来的状态翻转。,图6.3.3,串行输入端,移位脉冲输入端
10、,串行输出端,并行输出端,2.由JK触发器构成的移位寄存器,本质是先JKD 。电路如图6.3.4所示，其分析原理同上。,3. 双向移位寄存器74LS194A：,(1) 逻辑图形符号及功能表：如图6.3.5所示( 下页)。,DIR数据右移串行输入端,DIL数据左移串行输入端,D0D3数据并行输入端,Q0Q3数据并行输出端,S1、S0工作模式选择端,Q3数据右移串行输出端,Q0数据左移串行输出端,图6.3.6,(2)扩展：由两片74LS194A构成8位双向移位寄存器，如图6.3.6 所示,应用举例数值运算 P276 例6.3.1,Y =8M+2N,置数,右移,例6.3.2试分析图6.3.7所示电路
11、的分频系数为多少。输出端为箭头所示。,解：分频系数为26=12,6.3.2 计数器,2.分类：,同步、异步；,加法（递增）、减法、可逆（加/减）；,二进制、二十进制、任意进制。,3.参数：,模：一个工作循环包含的状态数。也称为进制。,1.功能：对输入的时钟脉冲进行计数。,按触发器翻转情况分类,按计数器中数字增减分类,按计数器中数字编码分类,下面以四位二进制加法计数器为例，研究分析方法。,二进制计数器、十进制计数器、六十进制等,按计数容量分,一 、同步计数器,1.同步二进制计数器,（1）加法计数器：,由此得出规律，若用T 触发器构成计数器，则第i位触发器输入端Ti 的逻辑式应为：,原理：在多位二
12、进制数末位加1，若第i 位以下皆为1时，则第i 位应翻转。,模为二的整数次幂。,图6.3.8为4位同步二进制加法计数器的逻辑电路。每个触发器都是联成T 触发器。,a.驱动方程,b. 状态方程：,T触发器的特性方程,则状态方程为,c.输出方程：,d. 状态转换表：,e.状态转换图：,f.时序图：,g.逻辑功能:,(1)由于每输入16个CLK 脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n1.,(2) 计数器有分频功能，也把它叫做分频器。若CLK脉
13、冲的频率为 f0 , 则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0 / 2、f0 / 4、f 0 / 8、f0 / 16.,*中规模集成的4位同步二进制计数器74161(74LS161):,同步预置数,异步清零,工作状态控制,数据输入,74LS162,74LS163等是同步清零方式,(2)减法计数器：,原理：在多位二进制数末位减1，若第i 位以下皆为0时，则第i 位应翻转。,由此得出规律，若用T 触发器构成计数器，则第i 位触发器输入端Ti 的逻辑式应为：,四位二进制减法计数器的电路如图6.3.10。,(3)可逆计数器,a.单时钟式（加/减控制式）,驱动方程:,电路
14、的时序图见下页图。,74LS191,加/减控制端,异步置数,同步十六进制加/减计数器74LS191的时序图,预置数输入端,加减计数控制端,进位/借位输出端,计数输出端,异步置数控制端,使能控制端,串行时钟输出端,时钟输入端(计数脉冲输入端),74LS191逻辑符号和功能表如图6.3.11所示。,74LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲，其图形符号和功能表如图6.3.12所示。,b.双时钟方式,基本设计原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。,2. 同步十进制计数器：,加法计数器,a. 驱动方程：,其
15、电路如图6.3.13所示。,图6.3.13,b. 状态方程为：,b. 输出方程为：,有效循环,计数器能自启动,当计数器的任何一种状态都 能进入到有效循环中，这种 计数器称为能自启动计数器。,c.状态转换图如下,*中规模集成同步十进制计数器74160 (74LS160 ):,74160 (74LS160 ) 逻辑符号和功能表如图6.3.14所示。,减法计数器,基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。其T0和T3不变，而T1和T2修改为：,驱动方程：,其逻辑电路如图6.3.15所示,图6.3.15,状态方程：,输出方程：,状态转换表：
16、,十进制减法计数器的状态转化图为：,能自启动,图6.3.15,十进制可逆计数器74LS190：,逻辑图形符号及功能表,注：74LS190为单时钟十进制可逆计数器，除了74LS190外，还有74LS168、CC4510，还有双时钟类型的74LS192、CC40192等。,二 、异步计数器,1.异步二进制计数器,加法计数状态转换表：,图6.3.17,构成：用T触发器,特点：当Qi-1有下降沿时，Qi翻转。,异步二进制加法计数器,二 、异步计数器,1.异步二进制计数器,图6.3.17,异步二进制减法计数器,减法计数状态转换表：,图6.3.18,2. 异步十进制计数器,原理：在4位二进制异步加法计数器
17、上修改而成，要跳过1010 1111这六个状态,由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示，其状态表及时序图与同步十进制计数器相同。,图6.3.19,*二五十进制异步计数器74LS290:,其逻辑符号及功能表如图6.3.20所示,其逻辑符号及功能表如图6.3.21所示,三、任意进制计数器的构成方法,若已有N进制计数器（如74LS161)，现在要实现M进制计数器,N进制,M进制,1. MN的情况,步骤：1.用门（一般为与非门）译出对应状态Si;,2.再清零或置数具体操作分三种情况：,(1) 用 端清零异步置零法；,(3) 用 端置数同步置数法；,(2) 用 端清零同步置零
18、法；,异步置零法,同步置零法,同步置数法,M个状态循环,M个状态循环,例6.3.2 利用置零法将十进制的74160接成六进制计数器。,异步置零法,解：74160有效循环为00001001，六进制为六个状态循环，即00000101，回零信号取自0110。,a. 异步置零法：,其接线图如图6.3.22所示，波形如图6.3.23所示,图6.3.23,为保证每个触发器都可清零，采用下图6.3.27。,图6.3.27,宽度与CLK高电平宽度相等,例6.3.3 如图6.3.24所示逻辑电路是由74161构成的计数器，试分析为几进制计数器？画出状态表、状态转换图和时序图。,跳过例子直接到置数法,分析：,/1
19、,Y,解：,状态表为,故由状态表可知为5进制计数器。,状态转换图：,图6.3.25,例6.3.4 试用置零法由74LS161构成12 进制计数器，画出时序图。,解：其状态转换图如图6.3.25所示，则产生清零信号为Q3 Q2 Q1 Q0 1100,跳过例子直接到置数法,可实现的电路为如图6.3.26(a)所示，其时序图为(b)所示,b. 同步置零法：,产生预置数信号的状态,方法：译出状态M-1 。,/1,注：同步置零法的初态一定是S0，而置数法的初态可以使任何一个状态，只要跳过MN个状态即可,初态,产生预置信号的状态,c. 同步置数法：,c. 同步置数法：,利用 端,/0,例6.3.5 图6.
20、3.28所示电路是可变计数器。试分析当控制变量A为1和0时电路为几进制计数器。画出各自的时序波形。,解：置位信号为,预置数为D3D2D1D00000,跳过例子直接MN的情况,由状态表可知，A0为10进制计数器，A1为12进制计数器,对应A0和A1的状态转换表为,其时序波形如下,例5.3.5 利用置数法由74LS161和74LS191构成7进制加法计数器。,解：实现的电路如下,跳过例子直接MN的情况,2. MN的情况,方法1：,多片N进制计数器,连成,模大于M的计数器,连成M进制计数器,异步置零法,同步置零法,同步置数法,方法2：,分解M=N1*N2，其中N1N，N2N,构成,N1、N2进制计数
21、器,M进制计数器,级联,(1) 串行进位方式和并行进位方式：,*串行进位方式异步工作方式：,低位片的进位信号作为高位片的时钟输入信号。,例如采用串行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.29所示。,图6.3.29,构造N1*N2的计数器（模大于M的计数器）,并行进位方式：,以低位片的进位输出信号作为高位片的工作状态控制信号,例如采用并行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.30所示。,图6.3.30,a. 若要实现的M进制可分解成两个小于N的因数相乘，即MN1N2，则先将N进制计数器接成N1进制计数器和N2进制计数器，再采用串行进位或
22、并行进位方式将两个计数器连接起来，构成M进制计数器。,例6.3.6 试利用串行进位方式由74LS160构成24进制加法计数器,解：24可分解成46（或者38、212)，则先将两片74LS160构成4进制和6进制计数器，再连接，其实现电路如图6.3.31所示。,MN1N2,例6.3.7 试利用并行进位方式由74LS161构成32进制加法计数器。,解：可将32分成162(或84)，则电路如图6.3.32所示。,(2)整体置零方式和整体置数方式,例6.3.8 利用74LS160接成29进制计数器。,解：整体置零法,(a)整体置零,图6.3.33,F7,F6,F5,F4,F3,F2,F1,F0,整体置
23、数法,例5.3.7 试利用置零法和置数法由两片74LS161构成53进制加法计数器。,解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码，再根据整体置数法或整体置零法实现53进制。,（53)D（110101)B,利用整体置数法由74LS161构成53进制加法计数器如图6.3.34所示。,跳过例子直接移位寄存器型计数器,跳过例子直接移位寄存器型计数器,例6.3.8 试用一片74LS290分别接成8421异步十进制计数器、5421异步十进制计数器和异步六进制计数器。（内部电路如下图，自学）,解： (1)8421异步十进制计数器：将CL
24、K1和Qo相接，计数脉冲由CLKo输入，从由Q3Q2Q1Q0输出，即为8421异步十进制计数器。,跳过例子直接移位寄存器型计数器,图6.3.35是其连接电路及状态表。,跳过例子直接移位寄存器型计数器,(2) 5421码异步十进制计数器：,将Q3与CLK0相接，计数脉冲由CLK1输入，从Q0Q3Q2Q1输出则为5421码十进制计数器，,跳过例子直接移位寄存器型计数器,其实现电路与状态表如图6.3.36所示。,跳过例子直接移位寄存器型计数器,(3) 异步6进制计数器：,先将74LS290构成8421异步十进制计数器，再利用置零端和置九端构成异步六进制计数器。其实现电路如图6.3.37所示。,跳过例
25、子直接移位寄存器型计数器,四 、移位寄存器型计数器,1.环形计数器,电路如图6.3.38所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。,图6.3.38,设初态为1000,则其状态转换图为,注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。,图5.3.39为能自启动的环形计数器的电路,与图6.3.38所示电路相比，加了一个反馈逻辑电路。,其状态方程为,则可画出它的状态转换图为,有效循环,1.环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的状态。n位移位寄存
26、器组成的环形计数器只用了n个状态，而电路共有2n个状态。,2. 扭环形计数器,移位寄存器型计数器的结构可表示为图6.3.40所示的框图形式。,其反馈电路的表达式为,环形计数器是反馈函数中最简单的一种，其D0=Qn1,图6.3.41为环扭形计数器（也叫约翰逊计数器），其D0=Q3,图6.3.41,其状态转换图为,此电路不能自启动！,为了实现自启动，则将电路修改成图6.3.42所示电路。,其状态转换表为,a. n位移位寄存器构成的扭环型计数器的有效循环状态为2n个，比环形计数器提高了一倍;b. 在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象;c.
27、虽然扭环型计数器的电路状态的利用率有所提高，但仍有2n2n 个状态没有利用。,扭环型计数器的特点,6.3.3* 顺序脉冲发生器(计数器的应用）,在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。,1.由移位寄存器构成：,可以由移位寄存器构成环形计数器，它就是一个顺序脉冲发生器。,电路和波形如图6.3.43所示,注：此电路的特点是结构简单，不需译码电路，缺点是所用触发器的数目比较多，而且需采用自启动反馈逻辑电路。,2.由计数器和译码器构成的顺序脉冲发生器,图6.3.44为由7
28、4LS161构成的8进制计数器和38译码器构成的顺序节拍脉冲发生器,图6.3.44,输出波形如图所示,6.3.4* 序列信号发生器(计数器的应用）,在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。,构成序列信号发生器的方法很多，现介绍两种,1.由计数器和数据选择器构成,此电路比较简单和直观，若产生一个8位序列信号为00010111(时间顺序为自左向右），则可用一个8进制的计数器和一个8选1数据选择器来实现，,图6.3.45,其电路及状态转换表如图6.3.45所示,6.4.1 同步时序逻辑电路的设计方法,步骤(
29、从分析逆推)：,6.4 时序逻辑电路的设计方法,任务：,功能,逻辑图,驱动方程 输出方程,状态方程,状态转换表 状态转换图,第一步: 逻辑抽象得出转换表,第二步: 状态化简 第三步：状态分配,第四步： 选定触发器类型 求出三组方程,第五步,第六步 检查能否自启动,例6.4.1 试设计一个带有进位输出端的十三进制计数器。,解：第一步：逻辑抽象，状态图,给出状态转换图：M13,确定输入输出变量：穆尔型同步；进位输出C,给出状态表：由于23M24,取n=4,写出输出端的状态方程：,第二步：状态方程，输出方程,Q2* 、 Q1* 、 Q0* 和C同样方法,电路的状态方程和输出方程为,第三步：选用JK触
30、发器，写驱动方程,得出驱动方程为,第四步：画出逻辑电路,最后，检查能否自启动：全部状态转换图如下,故电路可以自启动。,例6.4.2 设计一个串行数据检测器。对它的要求是：连续输入3个或3个以上的1时输出为1，其它情况下输出为0.,解：设S0为没有1输入的以前状态，S1为输入一个1以后的状态，S2为输入两个1以后的状态，S3为连续输入3个或3个以上1的状态。其状态转换表为,由状态表可以看出，S2和S3为等价状态，可以合并成一个。其化简后状态图为,状态转换图为,由于电路的状态为3个，故M3,应取触发器的数目为n2。取00、01和10分别对应S0、S1和S3，若选定的触发器为JK触发器，则其输出端的
31、卡诺图为,分开的卡诺图为,化简后电路的状态方程为,输出方程为,可得驱动方程为,若采用JK触发器，则其特性方程为,将化简后的状态方程化为JK触发器的特性方程形式，即,其对应的逻辑电路如图6.4.4所示,图6.4.4,其全部状态转换图为,由状态转换图可知，此电路可以自启动。由于电路有输入信号，故为米利型时序逻辑电路。,将状态“11” 代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：,例5.4.3: P49求自动售货机状态图。,题意要求：货物单价1.5元，有1元和0.5元两种硬币，每次投入一枚硬币，机器能找零。,解：,用A表示1元硬币，A=1 表示投入；,用B表示0.5元硬币，
32、B=1 表示投入；,用Y=1表示给出货物；,用Z=1表示找给0.5元硬币；,用S0状态表示没有收到钱；,用S1状态表示收到0.5元钱；,用S2状态表示收到1元钱；,依题意可得如下状态图：,S0,S1,S2,00/00,01/00,01/10,10/11,10/10,00/00,01/00,10/00,00/00,AB/YZ,或,投币口,找零口,出货口,例5.4.3: P49自动售货机,例5.4.3: P49自动售货机,例5.4.3: P49自动售货机,例6.4.4 设计一七进制计数器，要求它能够自启动。已知该计数器的状态转换图如图6.4.5所示。,解：由所给的状态图得出电路状态转换表表6.4.
33、1所示,6.4.2 时序逻辑电路的自启动设计,次态的卡诺图为,则输出端的状态方程为,由于进位信号是在011状态译出，故输出方程为,前面所得的电路状态方程都是没包含，也就是将它取成000,仍是无效状态，电路则不会自启动。即000态的次态仍为000,注意：在上述合并1中，如果将项圈入，则当作1处理；否则作0处理。这就是无形中给无效状态（）指定了次态。如果想电路自启动，必须是无效状态的次态应改为有效状态。,如果将取成有效状态则电路就会自启动。若修改Q2*的卡诺图，如下图,则电路的状态方程改为,若由JK触发器实现，则驱动,驱动方程为：,实现的电路如图6.4.6所示,此电路是可以自启动的,它的完整状态转换图如图6.4.7所示,注：修改输出端逻辑式时，也可以修改其它两端，这视得到的状态方程最简而定。,注意：在无效状态不止一个的情况下，为保证电路能够自启动，必须使每个无效状态都能直接或间接地转为某一有效状态。,作业,题6.5 题6.7 题6. 9,题6.17 题6.18 题6.22,题6. 31,对照答案思考课本所有习题(不上交),