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1、第五章 Pentium微处理器的硬件接口,1. Pentium微处理器的封装,2. Pentium微处理器的电气特性,3. Pentium微处理器的引脚功能,4. Pentium的总线周期,1. Pentium微处理器的封装,1993年开始推出，共生产三代： P5(Pentium 60/66) P54C(Pentium 75/90/100/120/133/150/166/200), P55C(Pentium MMX 166/200/233,P5,0.8m生产工艺，集成度310万个晶体管 封装在273引脚的陶瓷PGA管壳内,P5的引脚分布,P5,168个信号引脚 50个Vcc引脚5V电源 49个
2、Vss引脚接地 6个NC引脚,必须保持在非连接状态,Socket 4插座 ZIF插座 273引脚,P54C,0.6m 生产工艺，集成度330万个晶体管 296引脚的交错式引脚栅格阵列(SPGA)封装 陶瓷管壳,P54C的引脚分布,175个信号引脚 53个Vcc引脚3.3V电源 53个Vss引脚接地 15个NC/INC引脚,必须保持在非连接状态,Socket 7插座 ZIF插座 321个引脚,P54C,P54C与P5的引脚外观完全不同,P55CPentium MMX,0.35m 生产工艺，集成度450万个晶体管 塑料管壳交错引脚栅格阵列(PPGA)封装 296引脚,Socket 7插座 ZIF插
3、座 321个引脚,Pentium MMX要求两个分开的操作电压，一个用来驱动处理器内核，一个用来向处理器的I/O引脚供电 28个VCC3引脚3.3V(I/O电源) 23个VCC2引脚2.8V(核心电源) 53个Vss引脚接地 15个NC/INC引脚,必须保持在非连接状态,P55C与P54C在信号引脚上保持兼容 区别： Y35NC（P55C），FRCMC#（P54C） AL10VCC2DEF# （P55C），INC（P54C）,P55CPentium MMX,2. Pentium微处理器的电气特性,以P54C为例,电源要求,所有Vcc输入都是3.3V 输入和输出都是3.3V的JEDEC标准电平，
4、两者均为TTL兼容的 CLK和PICCLK输入可允许接收5V的输入信号，因而可以使用5V或3.3V的时钟驱动器,直流特性,输入特性： 低电平 0.8V 高电平 2.0V 输出特性： 低电平 0.4V 高电平 2.4V 输入/输出特性与标准逻辑元件是一致的,3. Pentium微处理器的引脚功能,将信号线分成4组： 存储器/IO接口 中断接口 总线仲裁接口 高速缓存控制接口,ADS# 地址状态，低电平有效 M/IO# 存储器/IO指示，有效电平1/0 高电平为存储器总线周期 低电平为I/O总线周期,存储器/IO接口,存储器的组织,存储器/IO接口,I/O空间的组织,存储器/IO接口,A31A3,
5、地址线 和字节选通信号BE7#BE0#一起定义被访问的存储器或I/O的物理区域,实模式下只有低17位地址线A19A3有效 保护模式下全部29条地址线都有效,无论实模式还是保护模式，均具有64KB独立的I/O地址空间，在寻址I/O设备时，仅需使用地址线A15A3和BE4#BE0#,存储器/IO接口,A20M#,地址第20位屏蔽 完成屏蔽地址线第20位的功能 若A20M#为0，则在访问内部高速缓存或外部存储器时地址线第20位被屏蔽 实模式时须置起A20M#，保护模式下该信号未定义,存储器/IO接口,BE7#BE0#,字节选通信号 用于在当前的传送操作中选通哪几个字节,D63D0,64条数据线 D7
6、D0定义数据总线的最低字节， D63D56定义数据总线的最高字节,存储器/IO接口,在一个总线周期内，经过数据总线可以传送字节、字、双字、四字，Pentium通过激活相应的BE?#来做到这一点,例：当BE7#BE0#为11110000B时，将产生何种数据传送类型，数据传送经过那些数据线？ 双字经过D31D0传送,存储器/IO接口,存储器/IO接口,DP7DP0 数据奇偶校验信号,PCHK# 奇偶校验状态信号,Pentium为每个数据字节加入校验码 在写总线周期中，为D0D63上每一字节产生一位偶校验码，通过DP7DP0输出 在读总线周期中， D0D63及DP7DP0上的数据按字节进行对应的偶校
7、验，如出现错误，PCHK#信号将逻辑0送至外部电路,存储器/IO接口,PEN# 校验允许信号,用于确定发生校验错误时是否进行异常处理 如PEN#为低电平，则Pentium自动执行异常处理,AP 地址校验信号,Pentium可以对地址信号进行校验，只要地址在A3A31信号线上输出，就会产生偶校验位在AP引脚上输出，如果在查询周期在地址总线上检测到错误，APCHK#信号置为逻辑0,存储器/IO接口,上的数据按字节进行对应的偶校验，如出现错误，PCHK#信号将逻辑0送至外部电路,APCHK# 地址奇偶校验状态信号,存储器/IO接口,W/R#,读/写控制信号 写（高电平），读（低电平）,D/C#,数据
8、/代码控制信号 传送数据（高电平），传送代码（低电平）,M/IO#,存储器/IO选择信号 访问存储器（高电平），访问I/O端口（低电平）,存储器/IO接口,例：如果M/IO#、D/C#、W/R#分别为0 1 0，则产生何种类型的总线周期 I/O读（输入）总线周期,ADS#,地址选通信号 当其为0时表示总线周期中地址信号有效,存储器/IO接口,NA#,下一地址请求 当其为0时激活地址流水线方式,存储器/IO接口,BRDY#,突发就绪信号 通知处理器外部系统已从数据总线连接中取得数据,中断接口,INTR,中断请求 Pentium在每条指令开始的时刻采样这个信号，如INTR为高电平，则表明出现了中断
9、请求 当一个有效的中断请求被识别后， Pentium将通知外部电路并启动一个中断响应总线周期时序。 对于中断响应总线周期， M/IO#、D/C#、W/R#分别为0 0 0，以此告知相应的外部设备它的中断请求已经得到同意这就完成了中断请求/响应的握手过程，从此时开始程序控制转移到中断服务程序,中断接口,INTR是可屏蔽的，可以通过标志寄存器中的中断标志位IF予以允许或禁止。,NMI,非屏蔽中断请求 只要NMI输入端上出现由0到1的跳变，一个中断服务请求就被锁存在Pentium中，与IF标志的状态无关,中断接口,RESET,复位 进行硬件复位,INIT,初始化 对处理器进行初始化,总线仲裁接口,H
10、OLD,总线保持请求,HLDA,总线保持响应,当外部电路（如DMA控制器）希望掌握地址和数据总线的控制权时，通过将HOLD输入变为逻辑1来通知处理器，在当前总线周期完成后，处理器将HLDA变为逻辑1通知外部电路它已交出总线控制权，这就完成了总线保持请求/响应的握手过程，处理器保持这种状态直到保持请求信号撤消,总线仲裁接口,BOFF#,总线占用输入信号,与HOLD的区别： 1. 总线占用操作在当前时钟周期结束时开始，而不是在当前总线周期结束时开始 2. 无需响应 外部总线控制器可以使用该信号快速接管系统总线的控制权,总线仲裁接口,BREQ,总线请求输出信号,向外部系统表明Pentium处理器内部
11、产生了一个总线请求,高速缓存控制接口,KEN#,高速缓存允许输入信号,存储器子系统通过该信号通知Pentium在该总线周期中是否需要对Cache操作 KEN#置为0，则在存储器读总线周期中，总线上的数据会复制到芯片内的Cache中,FLUSH#,高速缓存擦除信号,外电路使用该信号擦除芯片内的高速缓存,高速缓存控制接口,高速缓存控制接口,AHOLD,地址保持信号,EADS#,外部地址有效信号,用于高速缓存无效周期中，该周期用来处理Cache与主存储器之间的数据一致性。,高速缓存控制接口,CACHE#,高速缓存可用性信号,读：当从存储器所读数据可以送入Cache时，该信号输出逻辑0，表明该操作是缓
12、存式读操作 写：在写周期中该信号输出逻辑0，表明本操作是对Cache中被修改了的数据执行回写操作,4. Pentium的总线周期,基本的总线操作,总线周期微处理器访问一次存储器或I/O设备所需要的整个时间 一个处理器时钟周期也称为一个T状态 每个总线周期包含两个T状态，分别记做T1、T2。,4. Pentium的总线周期,基本的总线操作,在T1期间，处理器在地址总线上输出被访问存储单元的地址、总线周期指示码和有关控制信号，在写周期的情况下被写数据在T1期间输出在数据总线上 在T2期间，外部设备从数据总线上接受数据，或在读周期的情况下把数据放置在数据总线上。,4. Pentium的总线周期,基本
13、的总线操作,非流水线总线周期,总线状态定义,Ti 总线空闲状态 T1 总线周期的第一个时钟 T2 第一个待完成的总线周期的第二个及后续的时钟 T12 有两个待完成的总线周期，处理器在为第一个周 期传送数据的同时启动第二个总线周期 T2P 有两个待完成的总线周期，且都在第二个及后续 的时钟里 TD 有一个待完成的总线周期，其地址、状态和ADS# 已被驱动，而数据和BRDY#引脚未被采样,非流水线读写总线周期,突发式读写总线周期,突发式总线周期传送256位数据，即4个四字,突发式总线周期一种特殊的总线周期 在非突发式总线周期中，每次只能传送一个数据单元，且至少需要两个时钟周期 在突发式总线周期中，
14、传送第一个数据单元需要两个时钟周期，以后每个数据单元只需一个时钟周期,突发式读总线周期,突发式写总线周期,流水线式读写总线周期,流水线指对下一总线周期的寻址与前一总线周期的数据传送相重叠,流水线式读写总线周期,Pentium通过NA#输入信号形成流水线式总线周期 单数据传送总线周期和突发式总线周期都可以是流水线式的,流水线突发式读周期,流水线式读写周期,总线周期类型,习题,1.试述Pentium的DP7DP0引脚组的作用； 2. 从硬件的观点，实模式下的Pentium微机的存储器是如何组织的，保护模式下呢？ 3. 若总线周期指示信息M/IO#、D/C#、W/R#、CACHE#、KEN#为 0 1 1 1 x，总线周期的类型是什么？ 4. 试述Pentium采用的数据和地址校验方法 5. 试描述下图所示的总线周期操作,