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1、电子设计竞赛培训 数字电路,黄正华 2013年8月,1.组合逻辑电路 2.锁存器与触发器 3.时序逻辑电路 4.脉冲波形的变换与产生 5.EDA设计,一、组合电路的特点,= F0（I0、I1, In - 1）,= F1（I0、I1, In - 1）,= F1（I0、I1, In - 1）,1. 逻辑功能特点,电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。,2. 电路结构特点,(1) 输出、输入之间没有反馈延迟电路,(2) 不包含记忆性元件(触发器)，仅由门电路构成,1.组合逻辑电路,二、组合电路逻辑功能表示方法,真值表，卡诺图，逻辑表达式，时间图(波形图),三、组合电
2、路分类,1. 按逻辑功能不同：,加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器,2. 按开关元件不同：,CMOS TTL,3. 按集成度不同：,SSI MSI LSI VLSI,典型组合逻辑集成电路 真值表，功能表 编码器：2n n 普通编码器/优先编码器 使能端 CD4532： 83线优先编码器 译码器/数据分配器： n 2n 译码器扩展：正确设置使能端 逻辑函数用译码器实现：译码器输出端为输入函数最小项 74X138：24线译码器 74X139：38线译码器,数据选择器MUX 地址选择端n、输入数据源端 2n ，输出端单/互补 数据选择器扩展 逻辑函数发生器：类似译码器 数
3、据选择器输出端为地址选择端最小项与各输入数据源端乘积之和 74HC151：地址选择端3、数据源端 8 数值比较器 3个输出端：FAB，FAB，FA=B 位数扩展 确定高低位比较顺序，扩展输入端连接 串/并联比较方式选择 74HC85：4位数值比较器,半加器、全加器 区别：进位操作 串行进位加法器 结构简单，速度慢 超前进位加法器 位数扩展 确定高低位顺序 上级进位输出端与下级进位输入端连接 串/并联方式选择；级间超前进位 74HC283：4位超前进位加法器 74LS182：超前进位产生器,减法器 正数用原码表示，负数用补码表示 用加法器实现 74HC181：集成算术/逻辑单元ALU 通过选择端
4、实现各种不同功能,两片3 线 8 线,4 线-16 线,A0,A1,A2,A3,0,1,0 7,8 15,三片 3 线- 8 线,5 线 - 24 线,工 禁 禁,禁 工 禁,禁 禁 工,禁 禁 禁,全为 1,两片 8 选 1（74151）,16 选 1数据选择器,A2,A1,A0,A3,低位,高位,0,0 7,D0 D7,1,D8 D15,用 MSI 实现组合逻辑函数,1. 用数据选择器实现组合逻辑函数,一、基本原理和步骤,1. 原理：,选择器输出为标准与或式，含地址变量的 全部最小项。例如,而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。,4 选 1,8 选 1,
5、2. 步骤,(1) 根据 n = k - 1 确定数据选择器的规模和型号,(n 选择器地址码，k 函数的变量个数),(2) 写出函数的标准与或式和选择器输出信号表达式,(3) 对照比较确定选择器各个输入变量的表达式,(4) 根据采用的数据选择器和求出的表达式画出连线图,2. 用二进制译码器实现组合逻辑函数,一、基本原理与步骤,1. 基本原理：,二进制译码器又叫变量译码器或最小项 译码器,它的输出端提供了其输入变量的 全部最小项。,任何一个函数都可以 写成最小项之和的形式,2. 基本步骤,(1) 选择集成二进制译码器,(2) 写函数的标准与非-与非式,(3) 确认变量和输入关系,(4) 画连线图
6、,毛刺很窄，因此常在输出端对地并接滤波电容C，或在本级输出端与下级输入端之间，串接一个积分电路，可将尖峰脉冲消除。但C或R、C的引入会使输出波形边沿变斜，故参数要选择合适，一般由实验确定。,三、竞争冒险现象的消除,1. 接入滤波电容法,加滤波电路排除冒险,毛刺仅发生在输入信号变化的瞬间，因此在这段时间内先将门封锁，待电路进入稳态后，再加选通脉冲使输出门电路开门。这样可以抑制尖峰脉冲的输出。该方法简单易行，但选通信号的作用时间和极性等一定要合适。,2. 引入选通脉冲法,利用选通脉冲克服冒险,选通脉冲,B=C=1,只要在其卡诺图上两卡诺圈相切处加一个卡诺圈，即增加了一个冗余项，就可消除逻辑冒险。,
7、3. 修改逻辑设计法增加冗余项,2. 锁存器和触发器,1.双稳态存储单元 2.锁存器：电平敏感 SR锁存器：Set置1，Reset置0 D锁存器 74HCHCT373：八D锁存器 功能表、国标逻辑符号、波形图 动态特性：延时,3.触发器：脉冲敏感 现态Qn，次态Qn+1，特性方程 D触发器：Qn+1D JK触发器： T触发器： T触发器： SR触发器： 特性方程、特性表 国标逻辑符号、波形图、状态图 触发器功能转换：特性方程相等,一、时序电路的特点,1. 定义,任何时刻电路的 输出，不仅和该时刻 的输入信号有关，而 且还取决于电路原来 的状态。,2. 电路特点,(1) 与时间因素 (CP) 有
8、关；,(2) 含有记忆性的元件(触发器)。,输 入,输 出,3 .时序逻辑电路,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程,(2) 驱动方程,2. 状态表、卡诺图、状态图和时序图,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、 顺序脉冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,时序电路的基本设计方法,1. 设计的一般步骤,时序逻辑 问题,逻辑 抽象,
9、状态转换 图（表）,状态 化简,最简状态 转换图（表）,电路方程式 （状态方程）,求出 驱动方程,选定触发 器的类型,逻辑 电路图,检查能否 自启动,4.典型时序逻辑集成电路 移位寄存器 LSBMSB：从左到右，从上到下 左移 、右移 74HC/HCT194：多功能双向移位寄存器 左移、右移、并行输入、并行输出、串行输入 异步二进制计数器 纹波计数器（各级延时） 各级输出构成分频器 74HC/HCT393：双四位异步二进制计数器,4.典型时序逻辑集成电路 同步二进制计数器 触发器同时翻转，速度快，无纹波 74LVC161：同步二进制加计数器 并行数据同步预置、异步清零、左移、右移、并行输入、并
10、行输出、串行输入 非二进制计数器 纹波计数器（各级延时） 各级输出构成分频器 74HC/HCT390：双异步二十进制计数器,4.典型时序逻辑集成电路 任意进制（N）计数器 采用M进制集成计数器实现 反馈清零法 反馈置数法 进制扩展（NM） 进位控制,4. 脉冲波形的变换与产生,1.单稳态触发器 特点 单稳态触发器只有一个稳态，还有一个暂稳态，在没有触发信号作用时处于稳定状态 在外来触发信号作用下，电路由稳态翻转到暂稳态 暂稳态维持一定时间后，电路自动回到稳态，暂稳态维持一定时间的长短，取决于电路本身的RC参数 波形图：输出脉冲宽度tw0.7RC 74121：不可重复触发单稳态触发器 MC145
11、28：可重复触发单稳态触发器 应用：定时、延时、噪声消除,2.施密特触发器 特点 施密特触发器属于电平触发器件，当输入信号达到某一定电压值时，输出电压会发生突变 阈值电压 正向阈值电压 ( VT+ )：输入信号增加 负向阈值电压 ( VT-)：输入信号减少 回差电压VVT+VT- 两种输出形式：同相输出和反相输出 工作波形、传输特性 门电路构成施密特触发器 VT+ 、VT-、V CD40106：集成施密特触发器,3.多谐振荡器 特点 多谐振荡器又称矩形波发生器，无稳定状态，有两个暂稳态，电路一旦起振，两个暂稳态就交替变化，不停地输出矩形脉冲信号。 基本组成：开关器件，RC 门电路构成多谐振荡器
12、 t1.4RC 施密特触发器构成多谐振荡器,3. 555定时器 构成：分压器、电压比较器、SR锁存器、放电三极管、缓冲器 各引脚与电路对应关系 应用 施密特触发器 单稳态触发器 多谐振荡器,5.EDA设计,2、编码器 设计一个 8 输入优先级编码器，y0 级别最低，y7 级别最高；输出为3位编码。,3、译码器 译码器是编码器的逆过程。如 3-8 译码器：,译码输出低有效,4、加法器 带进位的 4位加法器符号如下：,方法1：用for loop语句实现,方法2：直接使用加法“+”函数：,加法器仿真结果：,5、多路选择器 前面用 if 语句、case 语句、条 件赋值语句、选择赋值语句分别描 述过
13、4 选 1 选择器。 6、三态门及总线缓冲器 VHDL语言通过指定大写的 Z 值表示高阻状态 a : std_logic; a_bus : std_logic_vector(7 downto 0); 指定高阻状态如下： a = Z ; a_bus = “ZZZZZZZZ” ;,1）三态门电路描述,三态门仿真结果：,2）单向总线缓冲器,3）双向总线缓冲器,二、常用时序电路设计 1、触发器（Flip_Flop） 1）D触发器,异步置位/复位D触发器,同步复位D触发器,比较：异步置位的锁存器（Latch）,2、寄存器 8位串行输入、串行输出移位寄存器：,8位移位寄存器描述（结构描述）,8位移位寄存器
14、直接用信号连接描述,移位寄存器仿真结果：,带允许端的十二进制计数器,可逆计数器（加减计数器）,可逆计数器仿真结果：,例：六十进制（分、秒）计数器,60进制计数器仿真结果：,例：由8个触发器构成的行波计数器：,基本元件 dffr 的描述：,采用元件例化描述8位行波计数器:,8 位行波计数器仿真结果：,摩尔状态机的VHDL设计,摩尔型状态机的输出仅与当前状态有关,次态 逻辑,状态 寄存器,次态 逻辑,复位信号,时钟信号,输入,次态,当前状态,输出,摩尔型状态机真值表：,米勒状态机的VHDL设计,米勒型状态机的输出不仅是当前状态的函数，也是输入信号的函数。,次态 逻辑,状态 寄存器,次态 逻辑,复位信号,时钟信号,输入,次态,当前状态,输出,米勒型状态机真值表：,