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1、第三章 ASIC库设计,3.1 晶体管电阻,一旦决定采用一种ASIC设计类型使用库中预先定义和预置特性的单元，我们就需要设计或购买单元库。了解ASIC库的设计知识虽然并非是必要条件，但会有助于有效的使用库单元。 2.1节中的“CMOS晶体管”是采用理想开关建模的晶体管，若此模型精确，逻辑单元就不会产生延迟。,图中，反相器的斜坡输入Vin从零迅速上升到VDD，相应的输出Vout由VDD下降到零。可用0.5 VDD时的输入翻转点以及0.35 VDD 和0.65VDD的输出翻转点测量反相器传输延迟Tpd.初始时n沟道m1截止，随着输入信号的上升，m1导通进入饱和。用电阻Rpd模拟晶体管m1，这就是下
2、拉电阻。m2的等效电阻是上拉电阻Rpu。,延迟是由上拉电阻和下拉电阻以及单元输出中的寄生电容和外部负载Cout共同引起的。 tPDf=Rpd（Cp+Cout） 可见，延迟随负载电容线性增加。我们经常根据标准负载用特殊单元(通常是反相器或2输入NAND单元)表示的输出电容度量负载电容。可对不同的翻转点校准延迟。 通过晶体管的电流(从而上拉电阻和下拉电阻)在切换期间呈线性变化。推导上拉和下拉电阻的理论值很难可改用相反的方式解决此问题，即取翻转点和仿真传输延迟，然后计算拟合模型的电阻值。改变翻转点会得到不同的电阻值。,3.2 晶体管寄生电容,逻辑单元的延迟是由晶体管电阻、晶体管(内部的)寄生电容以及
3、负载(外部的)电容产生的。当一个逻辑单元驱动另一个逻辑单元时，被驱动的单元的输入寄生电容成为驱动单元的负载电容并决定驱动单元的延迟。 晶体管寄生电容包含有结电容(与加于结区的电压有关)。交叠电容和栅电容。,3.3 逻辑作用力,本节将研究基于逻辑作用力的延迟模型。我们把”包括所有”的非理想延迟分量tq加到延迟计算式中，它包括: (1)由内部寄生电容引起的延迟;(2)输入达到单元切换阈值的时间(3)输出波形压摆率的相关延迟。由这些假定可以将延迟表示为： 我们用3.3V、0.5m的工艺标准库来说明我们的模型。1X驱动、2输入NAND单元的延迟方程式取上式的形式： 由内部输出电容引起的延迟和非理想延迟
4、是分开定义的。非理想延迟占了总延迟相当大的部分，所以不能忽略。如果数据手册中没有分开定义这些延迟分量，我们必须估算出延迟方程式中分配给RCp和tq的部分常量(这里RCp/ tq比值约为1/2)。,可通过比例因子s按比例改变任何逻辑单元，结果，提拉电阻R将减小为R/s，寄生电容Cp将增加为sCp。由于tq是非线性的，由定义很难预测其比例变化，我们假定所有单元的tq都随s线性变化，那么总的单元延迟按比例改变如下: 例如：2X驱动(s=2)、2输入NAND单元的延迟方程式为： 与1X驱动式相比，输出寄生延迟减小为0.03ns，而我们预测它是保持不变的；提拉电阻减小了1倍，和估算的一样；非理想延迟增加
5、到0.51ns。预测和实际值之间的差别可用来衡量模型的精确性。,用按比例改变的逻辑单元的输入电容Cin=sC将式重写为： 最后，采用由最小尺寸反相器的提拉电阻Rinv和输入电容Cinv形成的时间常数对延迟进行归一化： 时间常数t是任何CMOS工艺的基本属性，我们将根据t来度量延迟。,逻辑作用力的应用包括重新整理并理解式上式各项的意义。延迟方程式为3项之和： 我们给出各项的专有名词如下： 延迟=作用力延迟+寄生延迟+非理想模型 将作用力延迟f写成逻辑作用力g和电作用力h的乘积： f=gh 因此可进一步将延迟分为以下几项： 延迟=逻辑作用力*电作用力+寄生延迟+非理想延迟 逻辑作用力g是逻辑单元类
6、型的函数： g=RC/t R和C与逻辑单元的哪些尺寸有关呢？这无关紧要，因为按比例变逻辑单元时R和C会变化，但是RC乘积不变故逻辑作用力与逻辑单元尺寸无关。,电作用力h由连接逻辑单元输出的负载电容Cout和逻辑单元输入电容Cin决定，于是： h=Cout/Cin 寄生延迟p由逻辑单元的内部寄生电容Cp决定，因此： p=RCp/t 寄生延迟由单级逻辑单元输出节点的寄生电容产生，其中大多数是由源和漏电容引起的。最小尺寸反相器的寄生延迟为： Pinv=Cp/Cinv 对于任何工艺而言，寄生延迟是一个常数。因为RCp是常数，寄生延迟等于逻辑单元的寄生电容与最小尺寸反相器的寄生电容之比。实际上，此比率很
7、难估计它与版图有关。 非理想延迟q很难预测，主要取决于逻辑单元的物理尺寸(与总的单元面积，或标准单元或门阵列宏单元的宽度成比例)： q=stq/t,我们试着对一个具有2X驱动的3输入NOR逻辑单元的延迟进行预测。驱动的电路网具有4个扇出以及总的负载电容为3pF。 经计算我们能得到一个绝对延迟为tPD=0.74ns。但C5工艺库中的延迟逻辑单元的延迟为0.846ns。我们可以看到预测值和实际值之间存在着误差。 这里几乎所有的误差都由于预测非理想延迟时的不准确性造成的。逻辑作用力给我们一种检查相对延迟的方法而不是去精确的计算绝对延迟，更重要的是让我们了解为什么逻辑电路会有延迟。,3.4 库单元设计
8、,由于各ASIC供应商的工艺设计规则略有不同，则各工艺代的最优单元版图也都是不同的即使同一代工艺也如此。例如两个公司的0.35mCMOS工艺很相近，但它们的第3层金属间隔可能略有不同。如果一个单元库可由两种工艺使用，则将对每种工艺都采用最紧的规则。以这种方式建立的库与专为一种工艺建立的库相比将缺乏竞争力。尽管ASIC制造商将其设计规则评价成有多玄妙，但结果它们都是相似的除了一些细节外。但遗憾的是，就是这些细节阻碍了将设计从一种工艺转向另一种工艺。除非是非常大客户，不然很难使ASIC制造商为其改变或丢弃以用的设计规则。我们希望所有制造商都采用一组共同的设计规则，是大多数制造商有相同设计规则的理由
9、是因为多数制造商都使用同样的制造设备和工艺，有可能建立一个共同点最多的库，他吸取了当今大部分的制造性能，有些建库公司和日本大的ASIC制造商都采用这一方法。,库单元的版图可以手工完成，也可使用某种符号版图形式。符号版图常以两种方法实现：使用交互式绘图或文本版图语言。在符号版图中，用简单的线或矩形表示形状，这些线或矩形被称为棍或棒。在完成版图后的后处理中，棍或棒的实际尺寸就决定了。另一种图形符号版图使用文本版图语言，与诸如C这样的编程语言相似，它指示程序去组合版图。版图形状的间隔和尺寸是由变量而非常量决定，符号版图完成后还可改变这些变量使版图间隔适合特定的工艺。 对于特定工艺技术用符号版图映射的
10、方法比手工版图的面积增加10%-20%以上。大多数符号版图系统不允许有45版图，这更进一步引起了面积上的困难。当库变得更大并在不同工艺技术代之间库的快速转换和ASIC设计成为更重要时，符号版图的优点胜过缺点。,3.5 库结构,我们通过从150个CMOS门阵列设计中得到的单元使用率数据。这些结果与其他使用不同库和不同工艺的ASIC设计得到的结果非常相似，并表明80%的ASIC只使用不到20%的单元库。 上图可以帮我们得出有关库中单元数和类型的一些有用结论。图示告诉我们有关库中包括的单元，此数据并没有说明库中不包含的单元。,其次，所用的设计输入类型以及所设计的ASCI类型会极大地影响不同类型单元使
11、用的分布情况。与逻辑综合一起，用高级设计语言输入一个ASCI设计，这将促成复杂组合单元的使用（CMOS中面积特别有效的AOI系列单元在手工设计时很难起作用）。上图说明哪些单元我们最常使用，但是没有考虑单元面积。而我们真正想知道的是在决定ASIC面积时哪些单元是最重要的。,图b给出了单元的面积对最小尺寸反相器面积进行了归一化。如果取a中的数据并乘以单元面积，可导出库中各单元所做贡献的新的度量方法。在新的度量方法中，单元重要性是指库中每个单元对于典型的ASIC贡献了多大的面积。,例如，从C中看到：D触发器（单元重要性为3.5），在典型的ASIC中提供的面积是反相器的3.5倍。 图c显示了按单元利用
12、率进行排序并归一化为反相器的单元重要性。,我们亦可以按单元重要性重新排列该数据（如图d）并进行归一化以使此时最重要单元D触发器的单元重要性为1.,图e将单元利用率与单元重要性数据包括在同一坐标上，它们粗略地显示了同样形状，反应出两种度量方法都遵从80-20原则。库中约20%的单元对应于80%的ASIC面积和80%的利用单元。 图e还表明，由它们对ASIC贡献的面积来度量的最总要单元不必是那些最常用单元。如果希望建立或购买密度高的库，必须重视那些具有高单元重要性的单元面积，而不是最常用的单元。,3.6 门阵列设计,门阵列库中每个逻辑单元和宏单元都是预先设计好的，是采用确定的晶体管排列，即所谓的门
13、阵列基本单元(或称为基本单元)进行设计的。我们将完整的门阵列整个芯片内基本单元的排列称为门阵列基板。ASIC制造商提供可选的基板，每个基板的晶体管总数不同。例如，若我们的ASIC设计使用48k等校门，而ASIC制造商提供的门阵列基板为50k、75k和100k的门，则我们必须使用75k门的基板（因为不可能在50k的基板上使用48/50或96%的晶体管）。 门阵列上的晶体管可用厚的场氧化彼此隔离(在氧化隔离的门阵列中)或用其他永久性断开的晶体管(在栅隔离门阵列中)。通道式和无通道式门阵列既可使用栅隔离也可使用氧化隔离。 栅隔离的门阵列中逻辑单元之间的隔离是将晶体管的栅与电源总线相连而成因此成为栅隔
14、离。如果将n沟道的栅连接到Vss就将该晶体管两边的n扩散区隔离了(称其为隔离晶体管或器件或就成为隔离器)。,氧化隔离的门阵列通常在基本单元中包括4个晶体管：两个n沟道晶体管共用1个n扩散带，两个p沟道晶体管共用1个p的扩散带。这表示每个基本单元中两个n沟道晶体管是电串联的，p沟晶体管也是如此。基本单元之间采用氧化隔离使其相互隔开。制造工艺中，将厚的场氧化层留在个基本单元之间，之间隔开相邻单元的p扩散区和n扩散区。 有些多可以决定门阵列基本单元高度的折中办法。一个考虑因素是能够水平通过基本单元的连线数目，这将决定不用的基本单元行组成的布线通道容量。基本单元的高度也决定了逻辑宏单元布线有多少容量，
15、因为其高度决定了宏单元内部多少连线空间是可利用的。 ASIC设计者正使用门阵列中日益增加的RAM量。将一般的基本单元用作静态RAM效率会很差，并且嵌入门阵列上的RAM尺寸是固定的。,3.7 标准单元设计,库中的每个标准单元都是具有同样高度但不同宽度的矩形。逻辑单元的边框是包含单元所有几何图形的最小矩形，通常由阱层决定。单元连接端或端点(逻辑连接端)必须放置在单元对接框上。物理连接端(连接互联线的金属)必须与对接框略微重叠，以确保两个连线端之间的连接不会留有小空隙。所建立的标准单元可水平放置在一起，单元的AB相互接触(邻接两个单元时)。 当库开发者建立门阵列、标准单元或数据通路库时，对于使用何种
16、晶体管存在一个折中，使用宽的、驱动能力强的晶体管时会构成告诉性能的大单元，而使用较小的晶体管则形成耗电少的小单元。例如在高性能工作站中，ASIC可用性能优化的库，它有大的单元。对于电池供电的便携式计算机，ASIC可用面积优化的库。,3.8 数据通路单元设计,图示为数据通路的触发器。主要的粗电源总线通过m2垂直通行，而细的内部电源线通过m1水平通行。控制信号(此例为时钟信号)通过m2垂直通过单元。单元上、下面共用的控制信号在m2中直接连接。其他信号出现在数据通路行与行之间的连线通道上。,图示为原理图。此触发器将一对交叉耦合的反相器用作主、从锁存器中的存储器。这样能产生比门阵列和标准单元AASIC库中使用的触发器电路更小、速度可能更快的版图。若调整数据通路触发器中反相器的器件尺寸，则可改变锁存器状态。一般来说，在未受控制的环境中使用这类电路比较危险。但因为数据通路结构是规则的、已知的，影响逻辑单元工作状态的寄生电容也是已知的，因此这是数据通路结构的另一个优点。,图示为一个数据通路实例。图a刻画了两层金属线路，显示了数据通路行或片之间的间隔。此例中有许多连接出现在数据通路右边，这使得布线通道比一般的要宽，并且很容易看到。图b为同一数据通路的3层金属线路。其中，大多数布线是在数据通路片的顶部完成的，因此减小了布线通路的尺寸。,