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1、,IC设计工具原理 （Cadence应用） 哈尔滨工程大学微电子学专业,第一章 IC设计基础,集成电路设计就是根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保全全局优化，设计出满足要求的集成电路。其最终的输出是掩模版图，通过制版和工艺流片得到所需的集成电路。,IC设计基础,集成电路制造过程示意图：,IC设计基础,集成电路设计域主要包括三个方面： 行为设计（集成电路的功能设计） 结构设计（逻辑和电路设计） 物理设计（光刻掩模版的几何特性和物 理特性的具体实现）,IC设计基础,集成电路设计层次主要包括五个
2、层次： （）系统级 （）算法级 （）寄存器传输级（RTL级） （）逻辑级 （）电路级,IC设计基础,集成电路设计特点： （1）集成电路对设计正确性提出了更为严格的要求。 （2）集成电路对外引出端的数目受外形尺寸限制，外形尺寸与封装内芯片的引脚数目不可能同步增加，给芯片的检测带来困难。 （3）集成电路的布局、布线等版图设计更加复杂，只有最终生成设计版图，通过制作掩模、流片，才能真正实现集成电路的各种功能。 （4）集成电路设计必须采用分层次设计和模块化设计。,IC设计基础,避免集成电路设计中出现错误措施有： （1）在芯片中设置容错电路，使芯片具有一定的修正功能。 （2）借助计算机辅助设计工具（ED
3、A工具）对设计的每个阶段进行反复验证和检查，并对物理因素与电学性能的交织问题进行考虑，以保证设计的正确性。,IC设计基础,设计信息描述： 集成电路设计信息描述主要有设计图和语言描述方式。 与设计层次相对应的设计描述主要有功能描述、逻辑描述、电路描述、版图描述。 功能和逻辑描述可用设计图和语言实现。 逻辑描述用逻辑图和逻辑语言实现。 电路描述用电路图实现。 版图描述采版图实现,IC设计基础,IC设计流程：,IC设计基础,理想的IC设计：根据设计要求进行系统编译，得到系统性能和功能描述；由系统性能和功能描述直接编译出逻辑和电路描述；再由逻辑和电路描述直接编译出相应的物理版图描述。 但由于缺少有效的
4、CAD工具，这种技术迄今难以实现。目前硅编译器是设计自动化程度最高的一种设计技术，可实现算法级或寄存器传输级到掩模版图，但是适用于少数几种高度规则结构的集成电路。,IC设计基础,典型的实际分层次设计流程：,IC设计基础,分层次设计流程主要适用于数字系统设计，模拟IC设计基本上是手工设计。 即便是数字IC设计，也需要较多的人工干预。,IC设计基础,IC设计方法 （1）全定制设计 （2）半定制设计 通道门阵列法 门海法 （3）定制设计 标准单元法 通用单元法,第二章 EDA概述,电子设计自动化（EDA：Electronic Design Automation）就是利用计算机作为工作平台进行电子自动
5、化设计的一项技术。 涵盖内容：系统设计与仿真，电路设计与仿真，印制电路板设计与校正，集成电路版图设计数模混合设计，嵌入式系统设计，软硬件系统协同设计，系统芯片设计，可编程逻辑器件和可编程系统芯片设计，专用集成电路设计等,EDA概述,高级硬件描述语言的完善和IP（Intellectual Property）芯核被广泛使用，使得电子系统和设计方式发生了根本性的转变。 IP是集成电路知识产权模块的简称，定义为：经过预先设计、预先验证，具有相对独立的功能，可以重复使用在SoC和ASIC中的电路模块。 IP分三类： 软核IP 固核IP 硬核IP,EDA概述,软核IP（soft IP）是用可综合的硬件描述
6、语言描述的RTL级电路功能块，不涉及用与什么工艺相关的电路和电路元件实现这些描述。 优点：设计周期短，设计投入少，不涉及物理实现，为后续设计留有很大发挥空间，增大了IP的灵活性和适应性。 缺点：会有一定比例的后续工序无法适应软核IP设计，从而造成一定程度的软核IP修正，在性能上有较大的不可预知性。,EDA概述,硬核IP（Hard IP）是经过布局、布线并针对某一特定工艺库优化过的网表或物理级版图，通常是GDS-Stream的文件形式。 优点：在功耗、尺寸方面都作了充分的优化，有很好的预知性。 缺点：由于对工艺的依赖性使得其灵活性和可移植性都较差。,EDA概述,固核IP（Firm IP）是已经基
7、于一般工艺库进行了综合和布局IP核，通常以网表的形式提交客户使用。 固核IP在结构、面积以及性能的安排上都已进行了优化。固核IP提供了介于软和IP和硬核IP之间的一个折中方案，比起硬核IP，具有较好的灵活性和可移植性，比起软和IP在性能和面积上有较好的可预知性。,EDA概述,EDA发展概况： （1）20世纪60、70年代出现计算机辅助设计（CAD） （2）随后出现CAE、CAM、CAT、CAQ。 （3）20世纪80年代，初级的具有自动化功能的EDA出现。 （4）20世纪90年代，EDA技术渗透到电子设计和集成电路设计各个领域，形成了区别于传统设计的整套设计思想和方法。 （5）当前，深亚微米工艺
8、和SoC设计对EDA技术提出更高更苛刻的要求。,EDA概述,EDA与传统CAD主要区别： （1）DEA提供的电路图形背后依靠标准的程序化模型或模型库的支持，使得设计的电路具有仿真和分析的基本条件，传统CAD仅仅是辅助作图工具，图形背后没有深层次的物理含义。 （2）EDA自动化、智能化程度更高，功能丰富完善。 （3）EDA的开放性和数据交换性更好。 （4）EDA技术面向设计对象，更贴近实践。,EDA概述,EDA技术特征： （1）硬件采用工作站和PC机。 （2）具有IP模块化芯核的设计和可重复利用功能。 （3）EDA技术采用高级硬件描述语言描述硬件结构、参数和功能，具有系统级仿真和综合能力。,ED
9、A概述,EDA工具一般由两部分组成： 逻辑工具 物理工具 物理工具主要实现物理布局布线。 逻辑工具基于网表、布尔逻辑、传输时序等概念。 该两部分由不同工具承担，利用标准化的网表文件进行数据交换。,EDA概述,EDA应用于三方面： 印制电路板的设计（PCB） 可编程数字系统设计（CPLD、 FPGA、SOPC） IC设计（ASIC, Soc）,EDA概述,EDA软件功能分类： 设计工具（以人机接口环境为主） 综合工具（处理设计目标）,EDA概述,设计中采用的输入方法： 数字IC设计：硬件描述语言，状态机，原理图 模拟IC设计：图形输入，SIPCE语言输入 PLD设计：HDL语言输入，原理图，状态
10、机， 波形输入 PCB设计：原理图输入,EDA概述,EDA设计方法： （1）行为描述法 （2）IP设计与复用技术 （3）ASIC设计方法 （4）SoC设计方法 （5）软硬件协同设计方法,EDA概述,IC设计工具按其用途分类： （1）设计输入与仿真工具 （Cadence公司的Virtuoso composer、Verilog-XL、NC-verilog ） （2）综合工具 （Synopsys公司的DC Expert ，Cadence公司的BuilderGates，Magma公司的Blast RTL） （3）布局和布线 （Cadence PKS和SE-PKS ，Synopsys的Physical
11、Compiler, Magma公司的Blast Fusion） （4）物理版图设计和验证工具（Cadence公司的Virtuoso Layout Editor，Synopsys公司的ComsSE ,Tanner公司的 L-edit） （5）模拟电路编辑与仿真（Synopsys公司的HSpice ，Cadence公司的Spectre Simulator ,Tanner公司的S-edit）,EDA概述,EDA主要供应商：,Synopsys,Alta,Epic,Synopsys,IKOS,Cadence,Compass,Synopsys,Vantage,Vantage,Cadence,Synopsy
12、s,Synopsys,Compass,Mentor Graphics,Cadence,Avant!,Mentor Graphics,Sunrise,Synopsys,Compass,EDA概述,EDA业界三强： Cadence，强项为IC版图设计和PCB设计 Synopsys，强项为逻辑综合 Mentor Graphics，强项为PCB设计和深 亚微米IC设计验证和测试,EDA概述,Cadence 公司简介： 成立于1988年，公司总部位于美国加利福尼亚州的San Jose，是全球最大的EDA供应商。 产品涵盖领域： 包括系统顶层设计与仿真、信号处理、电路设计与仿真、PCB设计与分析、FPGA
13、及ASIC设计以及深亚微米IC设计等。,EDA概述,Cadence EDA工具分类： 1、板级电路设计系统 工具 Concept HDL原理图设计输入工具 Check Plus HDL原理图设计规则检查工具 SPECTRA Quest Engineer PCB版图布局规划工具 Allegro Expert专家级PCB版图编辑工具 SPECTRA Expert AutoRouter 专家级pcb自动布线工具 SigNoise信噪分析工具 EMControl 电磁兼容性检查工具,EDA概述,2、逻辑设计与验证工具 Verilog-xl仿真器 Leapfrog VHDL仿真器 Affirma NC
14、Verilog仿真器 Affirma NC VHDL仿真器 Verifault-XL 故障仿真器 VeriSure代码覆盖率检查工具 Envisia Build Gates 综合工具,EDA概述,3、全定制IC设计工具 Virtuos Schematic Composer Analog Design Environment Virtuos Layout Editor Spectra Virtuoso Layout Synthesizer Assura dracula Diva,EDA概述,Synopsys公司简介： 是为全球集成电路设计提供电子设计自动化(EDA)软件工具的主导企业。为全球电子
15、市场提供技术先进的IC设计与验证平台，致力于复杂的芯片上系统(SoCs)的开发。总部设在美国加利福尼亚州Mountain View，有超过60家分公司分布在北美、欧洲、日本与亚洲。 提供前后端完整IC设计方案的领先EDA工具供应商。是EDA历史上第一次由一家EDA公司集成了业界最好的前端和后端设计工具。,EDA概述,Sysnopsys 公司主要产品 Apollo-II （为SoC设计服务的布局布线系统） Hercules（层次化的物理验证） PrimeTime（全芯片，门级静态时序分析） Saber（混合信号、混合技术仿真器） SaberDesigner（简单易用、交互能力强的设计工具） VC
16、S（先进的RTL及门级验证平台 ） Vera（为功能验证提供测试向量自动生成） Cosmos-Scope（图形化波形分析仪） CosmosLE（自动化的版图全定制） ComosSE（全定制的自动化仿真环境） HSPICE（高精度电路仿真 ） NanoSim（存储器和混合信号验证 ）,EDA概述,Mentor Graphics公司简介： Mentor Graphics公司成立于1981年，总部位于美国俄勒冈州的Wilsonville。Mentor提供完整的软件和硬件设计解决方案。,EDA概述,Mentor公司的主要产品 Mentor DFT （深亚微米集成电路的设计测试） Calibre pro
17、duct suite （深亚微米集成电路的版图验证） ModelSim ，Eldo ，Mentor Graphics （深亚微米集成电路的系统设计仿真） Blast RTL （高容量，快速的逻辑综合器和静态时序分析模块） Blast Fusion （完整的从门级网表到芯片的物理设计系统 ）,第三章Cdence的系统组织结构,大多数 Cadence 工具使用同样的库模型，库结构按目录结构组织数据，这利于不同工具之间的数据交互和一致操作。,物理组织,逻辑组织,目录,库,子目录,单元,子目录,视图,系统组织结构,DDMS（Design Data Management System）,DDMS,物理路
18、径 Path/lib/cell_1/layout_3.0,逻辑名称 cell_1 layout 3.0,Library.lib,系统组织结构,Terms and Definitions 库（library）：特定工艺相关的单元集合 单元（cell）：构成系统或芯片模块的设计对象 视图（view）：单元的一种预定义类型的表示 CIW：命令解释窗口 属性（attributes）：预定义的名称-值对的集合 搜索路径（search path）：指向当前工作目录和 工作库的指针,系统启动,环境设置 1 .cshrc 文件设置 .cshrc文件中指定 Cadence 软件和 licence 文件所在的路径
19、 2 .cdsenv 文件设置 .cdsenv 文件包含了 Cadence 软件的一些初始设置，该文件用 SKILL 语言写，Cadence 可直接执行 3 .cdsinit 文件设置,系统启动,5 工艺文件（technology file) 技术文件包含了设计必需的很多信息，对设计，尤其是版图设计很重要。它包含层的定义，符号化器件定义，几何、物理、电学设计规则，以及一些针对特定 Cadence 工具的规则定义，如自动布局布线的规则，版图转换成 GDSII 时所使用层号的定义。 6 显示文件（display.drf）,系统启动,系统启动 1 前端启动命令,系统启动,2 版图工具启动命令,系统启
20、动,3 系统级启动命令,系统启动,系统启动,Command Interpreter Window（CIW）,Log 文件,菜单栏,窗口号,输出域,命令提示行,输入域,鼠标按钮提示,帮助系统,两种方式寻求帮助 1 openbook 在UNIX提示符下输入命令 openbook: host openbook & 2 工具在线帮助 每个工具右上角的“help”菜单,第四章 模拟IC设计环境ADE,ADE环境下可以： 选择仿真器 选择仿真类型 设置设计变量 提取网表运行仿真 快速改变仿真设置并重新运行仿真 在波形显示器中显示仿真波形 用波形表达式评估仿真结果 进行其他仿真，如Corners, Mont
21、e Carlo, etc,Schematic Composor,Schematic Composor,Schematic Composor,新建一个Cellview In the CIW or Library Manager,select File-New-Cellview,Schematic Composor,添加器件 Select Add-instance to display the Add Instance form,Schematic Composor,添加连线并给连线命名 Select Add-Wire or press i to add wires for instances S
22、elect Add-Wirename to display the view of add wire name,Schematic Composor,添加管脚 Select Add-pin or press p 每一个管脚都有确定的名字和方向（input，output，or inputoutput）。 管脚有三种类型： Schematic pins Symbol pins Offsheet pins,Schematic Composor,添加激励源 Source and ground cells are in the analoglib library.,Schematic Composor,
23、电路检查 Press the button of check and save. 在电路检查过程中会执行以下的程序： Update Connectivity Schematic Rules Check Logical checks Physical Checks Name checks Cross-View Checker,Execute Check-Rules Setup to edit the checking rules,Analog Simulation,模拟仿真流程：,Analog Simulation,启动仿真环境 Select Tools-Analog Environment f
24、rom the schematic menu banner,or select Tools-Analog Environment Simulation from the CIW,Analog Simulation,设置仿真器 Select Simulator/Directory/Host,Analog Simulation,设置模型文件 Select the model files in simulation window, Select Setup-Model Libraries,Analog Simulation,设置设计变量 Select Variables-Edit or click
25、the Edit Variables icon,Analog Simulation,设置仿真类型 Select Analyses-Choose or click the Choose Anayses icon,Analog Simulation,选择信号输出 Select :Output-To Be Plotted-Select On Schematic,Analog Simulation,提取网表,Analog Simulation,运行仿真 Select Simulation-Run or Select the Run icon on the right side of the simul
26、ation window,Simulation Results Display Tools,波形显示工具用于显示仿真数据，Cadence中波形显示及相关工具包括： WaveScan Waveform Window（AWD） Waveform Calculator（WaveScan&AWD） Results Browser Snapshot Tool Annotating Component Display,Simulation Results Display Tools,波形显示工具选择： Accessible from the Session-Options command window i
27、n ADE to switch between AWD and Wavescan,Simulation Results Display Tools,The WaveScan Results Browser Select Tools-Results Browser from ADE,Simulation Results Display Tools,Calculator in WaveScan,Simulation Results Display Tools,The Waveform Window(AWD),SKILL and OCEAN,SKILL是DF和ADE环境的基本描述语言。 OCEAN命
28、令语言是基于SKILL语言的，并且很多SKILL和OCEAN命令是相似而且可以互换的。,SKILL and OCEAN,SKILL语言是一种基于图形界面的程序语言。 DF和ADE环境下大多数的特征和应用都是用SKILL代码描述的。 ADE环境及相关工具可以通过使用SKILL语言定制化。 SKILL语言是OCEAN命令语言的基础。,SKILL and OCEAN,执行SKILL命令和程序的方法： （1）CIW窗口的命令行接收SKILL命令。 （2） CIW窗口的命令行可以执行SKILL程序 （3）Waveform计算器的输入行可以执行由SKILL语言描述的算术运算表达式。,第五章 版图设计工具V
29、irtuoso LE,Virtuoso Layout Editor版图编辑大师 Cadence最精华的部分在哪里,Virtuoso Layout Editor,界 面 漂 亮 友 好,功 能 强 大 完 备,操 作 方 便 高 效,版图设计工具Virtuoso LE,目标,理解 Layout Editor 环境,学会如何使用 Layout Editor,学会运行交互 DRC&LVS,学会将设计转为Stream format,学会定制版图编辑环境,版图设计工具Virtuoso LE,单元设计具体流程,Virtuoso LE 使用介绍,第一步：建库 执行：CIWToolsLibrary Manag
30、er LMFileNewLibrary,Virtuoso LE 使用介绍,第二步：指定工艺文件,Virtuoso LE 使用介绍,第三步：建立版图单元 执行：LMFileNewCell View,Virtuoso LE 使用介绍,第四步：打开版图单元 执行：CIWFileOpen,选择库,选择视图,选择单元,版图设计工具Virtuoso LE,版图编辑环境,版图设计工具Virtuoso LE,Virtuoso Layout Editing,版图设计工具Virtuoso LE,LSW-层选择窗口,版图设计工具Virtuoso LE,设置有效 Drawing 层 执行：LSWEditSet Val
31、id Layers,版图设计工具Virtuoso LE,Display Resource Editor,版图设计工具Virtuoso LE,Layers and display.drf,版图设计工具Virtuoso LE,Set Display Options,版图设计工具Virtuoso LE,Set Editor Options,版图设计工具Virtuoso LE,鼠标用法,版图设计工具Virtuoso LE,工艺文件流图,版图设计工具Virtuoso LE,Technology File 命令,版图设计工具Virtuoso LE,主要编辑命令 Undo取消 Redo恢复 Move移动 C
32、opy复制 Stretch拉伸 Delete删除 Merge合并 Search搜索,编辑命令非常友好，先点击 命令，然后对目标图形进行操作,版图设计工具Virtuoso LE,主要创建命令 Rectangle矩形 Polygon多边形 Path互联 Label标签 Instance例元 Contact通孔,现在LSW中选中层，然后点击 创建命令，在画相应图形,绘制反相器版图,INV Example 首先回顾一下CMOS反相器制作流程： Stage 1:,N well,P well,绘制反相器版图,Stage 2:,P diffusion,N diffusion,绘制反相器版图,Stage 3:
33、,Poly gate,绘制反相器版图,Stage 4:,P+ implant,N+ implant,绘制反相器版图,Stage 5:,contact,绘制反相器版图,Stage 6:,Metal 1,绘制反相器版图,Stage 7:,via,绘制反相器版图,Stage 8:,Metal 2,绘制反相器版图,版图编辑工具使用,器件加工工艺流程,OK！,绘制反相器版图,1,绘制反相器版图,2,绘制反相器版图,3,绘制反相器版图,4,绘制反相器版图,5,绘制反相器版图,6,绘制反相器版图,7,绘制反相器版图,8,绘制反相器版图,9,Virtuoso Layout Editor,现在，你已经掌握版图编
34、辑大师的基本操作，通过上机实验巩固和提高！,设计流程,版图验证,版图验证的必要性？ 确保版图绘制满足设计规则 确保版图与实际电路图一致 确保版图没有违反电气规则 可供参数提取以便进行后模拟,版图验证,IC 后端流程图:,Cadence 版图验证工具,Diva Diva 是 Cadence 的版图编辑大师Virtuoso集成的交互式版图验证工具，具有使用方便、操作快捷的特点，非常适合中小规模单元的版图验证。 Dracula Dracula（吸血鬼）是 Cadence 的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准。,版图验证工具DIVA,Diva Design
35、 Interactive Verification Automation DIVA 是 Cadence软件中的验证工具集，用它可以找出并纠正设计中的错误.它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。,版图验证工具DIVA,Diva 工具集组成: 1.设计规则检查（iDRC） 2.版图寄生参数提取（iLPE） 3.寄生电阻提取（iPRE） 4.电气规则检查（iERC） 5.版图与电路图一致比较（iLVS）,版图验证工具DIVA,Remark: Diva中各
36、个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就先要执行DRC。 运行 Diva 之前，要准备好规则验证文件，这些文件有默认名称：做DRC时的文件应以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。,版图验证工具DIVA,DIVA功能 DRC Extractor ERC LVS,版图验证工具DIVA,DRC:对 IC 版图做几何空间检查，以确保线路能够被 特定加工工艺实现。 ERC:检查电源、地的短路，悬空器件和节点等电气 特性。 LVS:将版图与电路原理图做对比，以检查电路的连 接
37、，与MOS的长宽值是否匹配。 LPE:从版图数据库提取电气参数（如MOS的W、L值 BJT、二极管的面积，周长，结点寄生电容等） 并以Hspice 网表方式表示电路。,版图验证工具DIVA,DIVA工具流程,版图验证工具DIVA,Design Rule Checking,版图验证工具DIVA,DRC 界面,版图验证工具DIVA,Checking Method指的是要检查的版图的类型: Flat 表示检查版图中所有的图形，对子版图块不检查。 Hierarchical利用层次之间的结构关系和模式识别优化，检查电路中每个单元块内部是否正确。 hier w/o optimization 利用层次之间的
38、结构关系而不用模式识别优化，来检查电路中每个单元块 。 Checking Limit 可以选择检查哪一部分的版图: Full 表示查整个版图 Incremental 查自从上一次DRC检查以来，改变的版图。 by area 是指在指定区域进行DRC检查。一般版图较大时，可以分块检查。,版图验证工具DIVA,Switch Names 在DRC文件中，我们设置的switch在这里都会出现。这个选项可以方便我们对版图文件进行分类检查。这在大规模的电路检查中非常重要。 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件。 Rules File 指明DRC规则文件的名称，默
39、认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里。 Machine 指明在哪台机器上运行DRC命令。 local 表示在本机上运行。对于我们来说，是在本机运行的，选local。 remote 表示在远程机器上运行。 Remote Machine Name 远程机器的名字。,版图验证工具DIVA,Diva 查错: 错误在版图文件中会高亮显示，很容易观察到。另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示第一个错误。 同样，可以选择Verify-Markers-Explain来看错误
40、的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击就可以了。也可以选择Verify-Markers-Delete把这些错误提示删除。,版图验证工具DIVA,版图验证工具DIVA,分析错误（Explain）,版图验证工具DIVA,版图验证工具DIVA,Extractor,版图验证工具DIVA,Extractor 功能 提取器件和互联信息用于 ERC 或 LVS 提取网表 提取有寄生参数的版图网表用于模拟 提取层次 Flat Hierarchical Micro,版图验证工具DIVA,Extractor 界面,版图验证工具DIVA,版图验证工具DIVA,LVS,版图验证工具DIVA,LVS,
41、版图验证工具DIVA,LVS Check,版图验证工具Dracula,Dracula （吸血鬼）是 Cadence 的一个独立的版图验证工具，它采用批处理的工作方式。Dracula 功能强大，目前被认为布局验证的标准，几乎全世界所有的 IC 公司都拿它作 sigh-off 的凭据。特别是对整个芯片版图的最后验证，一定要交由 Dracula 处理。,版图验证工具Dracula,Basics of Dracula Verication 版图验证与工艺相关-需要工艺信息数据库 版图验证输入-版图数据(GDSII格式);网表信息(用于LVS);工艺相关信息 验证方式-Incremental VS Fu
42、ll chip Hierarchical VS Flatten Online VS offline,版图验证工具Dracula,Dracula 主要功能: 1设计规则检查DRC * 2电气规则检查ERC 3版图&原理图一致性检查LVS * 4版图参数提取LPE 5寄生电阻提取PRE,版图验证工具Dracula,Dracula 的处理流程,版图验证工具Dracula,How to Use Dracula Tool 创建/获取命令文件; 填充设计数据信息; 编译命令文件; 提交执行文件; 查询验证结果报表并修改错误;,版图验证工具Dracula,版图GDSII 格式转换 WHY：Dracula 处
43、理对象是GDSII文件 操作步骤： 执行：CIWFileExportStream 弹出如下窗口：,版图验证工具Dracula,运行目录,输出文件名,What is this?,版图验证工具Dracula,It is this,the two units should be consistent!,These two items should be changed according to your design,版图验证工具Dracula,Dracula-DRC,Function of DRC 检查布局设计与制程规则的一致性; 基本设计规则包括各层width,spcing及不同层之间的spci
44、ng,enclosure等关系; 设计规则的规定是基于process variation, equipment limitation,circuit reliability; 特殊情况下,设计规则允许有部分弹性;,Dracula-DRC,Find DRC Errors with InQuery,Dracula-DRC,Dracula DRC 验证步骤： 把版图的GDII文件导出到含有DRC规则文件的目录（run directory）下； 更改DRC文件中的INDISK和PRIMARY值； 在xterm中，进入含DRC规则文件的运行目录下，依次输入如下命令： % PDRACULA %:/get
45、DRC文件名 %:/fi % ,Dracula-DRC,打开待检验单元的版图视图，在工作窗口选择ToolsDracula Interface （对于4.45以下版本，选择Tools-InQuery），工具菜单里多出DRC、LVS等项。,Dracula-DRC,选择DRC-setup，弹出如下图所示对话框，在Run Directory栏中填入运行DRC的路径后，点OK，打开的版图中会出现错误标记。,Dracula-DRC,Dracula-LVS,Dracula LVS(包含器件提取）步骤: 1.把版图的GDSII文件导出到含有LVS规则文件的目录； 2.把单元的hspice网单文件导出到含有LV
46、S规则文件的目录； 3.更改LVS规则文件中的INDISK和PRIMARY值； 4.在控制终端的含LVS规则文件的目录下输入： LOGLVS :cir 网单文件名,Dracula-LVS,%:con 原理图单元名 %:x %PDRACULA %:/get LVS规则文件名 %:/fi %,Dracula-LVS,LVS 比较结果查看: 按上述步骤执行完LVS后，工作目录下会生成名为lvsprt.lvs的文件，打开此文件可以查看LVS结果报告。如果版图与电路图匹配，会显示“LAYOUT AND SCHEMATIC MATCHED”，否则，会列出Discrepancy项，并注有不能匹配的部分在版图
47、中的坐标和网单中的器件名。,Dracula-LVS,InQuery for LVS Setup environment for lvs,Dracula-LVS,Select error,Dracula-LVS,Display net or device,Dracula-LVS,SchematicCDL网表转换： CIW-FileExportCDL,Dracula-LVS,Remarks,Layout Design Setup for the Design Workflow for the Cell-based Design Concept of Hierarch Design Layout Verification Setup for the Verification Consistent Node Name Debug with Design Rule in Mind,Remarks,Experiment Demo Design Stytle Capture Process,