七章仿真测试工具和综合工具.ppt

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1、第七章 仿真测试工具和 综合工具,7/22/2019,1,Microelectronics School Xidian University,7.1 数字集成电路设计流程简介,7/22/2019,2,Microelectronics School Xidian University,7.1.1 设计规范 设计规范文件是一个包含功能、定时、硅片面积、功耗、可测性、故障覆盖率以及其它的设计准则的详细说明书。设计规范描述了项目完成的功能，确定设计的总体方案，平衡各个方面的因素，对整个项目有一个初步的规划。在系统设计阶段，根据对设计面积、功耗、I/O和IP使用等情况进行估算，确定所使用的芯片工艺和设计

2、工具。 7.1.2 设计划分 设计划分过程就是把一个复杂设计逐渐划分成较小而且较为简单的功能单元。这样一个过程通常被称为自顶向下的设计方法，或者是分层设计法。,7/22/2019,3,Microelectronics School Xidian University,7.1.3 设计输入 设计输入是指将设计划分阶段定义好的模块借助一定的设计输入手段转换为EDA工具能接受的信息格式。目前主要的设计输入手段有：高级硬件描述语言HDL（Verilog HDL/VHDL）和原理图。HDL语言支持不同层次的描述，不依赖于各个厂家的工艺器件，便于修改。 逻辑输入工具的功能是把逻辑图，状态机，真值表，输入到

3、计算机中，并进行语法、可综合性检查等。目前主流工具有Cadence公司的Composer，Synopsys公司Leda以及UltraEdit，Vim等第三方的编辑工具。,7/22/2019,4,Microelectronics School Xidian University,7.1.4仿真 验证是指通过仿真软件验证其功能是否符合制定的设计规范，这一阶段的验证常被称为功能仿真或行为仿真。 仿真的结果取决于设计描述是否准确反映了设计的物理实现。仿真器不是一个静态工具，需要Stimulus和Response。Stimulus由模拟设计工作环境的testbench 产生，Response为仿真的输出

4、，由设计者确定输出的有效性。 目前，仿真工具比较多，其中Cadence公司的NC-Verilog HDL，Synopsys公司的VCS和Mentor公司的Modelsim都是业界广泛使用的仿真工具。 7.1.5 综合 综合实际上是根据设计功能和实现该设计的约束条件（如面积、速度、功耗和成本等），将设计描述（如HDL文件、原理图等）变换成满足要求的电路设计方案，该方案必须同时满足预期的功能和约束条件。 目前常用的逻辑综合工具有Synopsys公司的Synplify和Design Compiler，Physical Compiler，Cadence公司的RTL Compiler等。,7/22/20

5、19,5,Microelectronics School Xidian University,7.1.6 适配布线 按照特定的工艺要求和约束条件利用适配器进行布局布线，最后生成版图。对于芯片设计来讲，这个过程通常分3步： （1）布局规划。主要是标准单元、I/O Pad和宏单元的布局。 （2）时钟树生成（CTS Clock Tree Synthesis）。 （3）布局布线。 适配完成后，产生多项设计结果：（1）适配报告。（2）适配后的仿真模型。（3）器件编程文件。 在FPGA设计中各个厂家都提供了相应的布局布线工具，例如Altera公司的Quartus II，Xilinx公司的ISE等。在芯片设

6、计领域，有Cadence公司提供的SOC Encounter和Synopsys公司的Astro等布局布线工具。,7/22/2019,6,Microelectronics School Xidian University,7.1.7 时序分析 时序验证的目的是为了检查设计中是否有时序上的违规。同步电路的验证采用静态时序分析实现，异步电路的验证则需要运行特殊仿真激励确认。仿真工具可以用前仿真所用的工具。 静态时序分析（STA）的功能是根据设计规范的要求检查所有可能路径的时序，不需要通过仿真或测试向量就可以有效地覆盖门级网表中的每一条路径，在同步电路设计中快速地找出时序上的异常。 可以识别的时序故障

7、包括：建立/保持和恢复/移除检查(包括反向建立/保持)；最小和最大跳变；时钟脉冲宽度和时钟畸变；门级时钟的瞬时脉冲检测；总线竞争与总线悬浮错误；不受约束的逻辑通道；计算经过导通晶体管、传输门和双向锁存的延迟；自动对关键路径、约束性冲突、异步时钟域和某些瓶颈逻辑进行识别与分类。 PrimeTime是Synopsys公司开发的进行静态时序分析（STA）的工具，它可以进行精确的RC延迟计算，先进的建模和时序验收,7/22/2019,7,Microelectronics School Xidian University,7.1.8 物理验证 物理验证通常包括设计规则检测（DRC）、版图与原理图对照（L

8、VS）和信号完整性分析（SI）等。 目前主要的物理验证工具有Mentor公司的Calibre，Cadence公司的Dracula和Diva以及Synopsys公司的Hercules。此外各大厂商也推出了针对信号完整性分析的工具。,7/22/2019,8,Microelectronics School Xidian University,7.1.9 设计结束 在所有设计约束都已满足，也达到了定时约束条件的情况下，就会发出最终设计结束的信号。这时可用于制造集成电路的掩膜集就准备好了。掩膜集的描述是由几何数据（通常为GDS-II格式）构成的，这些数据决定了集成电路制造过程中的光掩膜步骤的顺序。 将适

9、配器布局布线后形成的器件编程文件通过下载工具载入到具体的FPGA或CPLD芯片中，可以方便的实现设计要求。如果是大批量产品开发，通过更换相应的厂家综合库，便可以转由ASIC实现。,7/22/2019,9,Microelectronics School Xidian University,7.2 测试和仿真工具 用HDL描述完一个硬件系统后要进行仿真验证，而想要在在计算机终端上看到硬件描述语言的输出的话，则需要通过硬件描述语言的仿真器来完成。常用的HDL仿真器有很多种，例如VCS，NCsim，Verilog HDL-XL，Modelsim，ActiveHDL等。根据所使用的编程语言不同可以将仿真

10、器分为Verilog HDL语言仿真器和VHDL语言仿真器；也可以根据工作方式不同分为事件驱动（event-driven）的仿真器和时钟驱动（cycle-driven）的仿真器等类型。这些工具中有的侧重于IC设计（如NCsim，VCS等），有的侧重于FPGA/CPLD的设计，如Modelsim和ActiveHDL等。,7/22/2019,10,Microelectronics School Xidian University,Modelsim仿真器在FPGA/CPLD设计中应用广泛，这是因为Modelsim的出品公司为各种FPGA/CPLD厂家提供了OEM版本的Modelsim工具。Model

11、sim仿真器可以用于仿真Verilog HDL语言，也可以用于仿真VHDL语言，同时也支持两种语言混合仿真。 NCsim（根据使用语言不同分为NC-Verilog和NC-VHDL）和VCS分别由知名的EDA工具厂商Cadence和Synopsys公司提供，在IC设计中应用广泛。,7/22/2019,11,Microelectronics School Xidian University,7.2.1 Modelsim的使用,7/22/2019,12,Microelectronics School Xidian University,1建立库并映射 建立并映射库有两种方法： 在Modelsim中选

12、择File/New/Library，在弹出的对话框中填入库名称，点击OK就完成了库的建立和映射。 在Modelsim提示符下运行命令： vlib work2 vmap work work2 2新建工程项目 选择下拉菜单File /New/Project命令，新建一个工程。在Project Name中输入工程名，在Project Location下的对话框中，输入保存该工程所有文件的文件夹的路径名。Default Library Name对话框使用默认设置work即可。,7/22/2019,13,Microelectronics School Xidian University,3输入源代码 选

13、择主控Main窗口的下拉菜单File/New/Source/Verilog HDL选项，出现源代码编辑窗口。将源代码输入并保存。源代码文件shiftregist.v如下：,7/22/2019,14,Microelectronics School Xidian University,module shiftregist (data_out,clk,rst_n,load,data_load,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft); parameter shiftregist_width=4; output shift

14、regist_width-1:0 data_out; input shiftregist_width-1:0 data_load; input load,clk,rst_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; reg shiftregist_width-1:0 data_out; always (posedge clk or negedge rst_n) if (!rst_n) data_out=0; else if (load) data_out=data_load; else if (ctr_shiftr

15、ight) data_out=data_shiftright,data_outshiftregist_width-1:1; else if (ctr_shiftleft) data_out=data_outshiftregist_width-2:0,data_shiftleft; else data_out=data_out; endmodule,4将文件添加到工程中 刚才输入的文件已经保存在当前Project的文件夹中。在Main窗口选择Project/Add to Project/Existing File选项将文件添加到工程中。 5编译源代码 在Workplace窗口Project对话框

16、中选中shiftregist.v，然后在主控Main窗口中选中Compile/Compile selected选项对源代码进行编译。编译成功后，transcript对话框中将报告“#Compile of shiftregist.v was successful”。如果当前工程中有多个.v文件，则可以选择Compile/Compile selected选项完成对源代码文件的批量编译，也可以一次选择多个文件进行编译。,7/22/2019,15,Microelectronics School Xidian University,6建立并添加测试文件 用Verilog HDL编写测试激励文件，然后进行

17、仿真的操作。先输入测试激励文件，然后进行仿真的操作。先输入测试激励文件的源代码，并存盘；然后将该文件添加到当前的工程项目中，再对该文件进行编译，其操作过程与前面介绍的相同。带控制端的移位寄存器的测试激励源代码文件testbench_shiftregist.v如下：,7/22/2019,16,Microelectronics School Xidian University,module testbench_shiftregist; parameter shiftregist_width=4; reg shiftregist_width-1:0 data_load; reg load,clk,r

18、st_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; wire shiftregist_width-1:0 data_out; always #5 clk=clk; initial begin data_load=0;load=0;rst_n=1;ctr_shiftright=0;ctr_shiftleft=0;clk=0; data_shiftright=0;data_shiftleft=0; end,initial begin #10 rst_n=0;#3 rst_n=1;end initial begin #1

19、5 load=1;data_load=4b1010;#10 load=0; end initial begin #30 ctr_shiftright=1;#20 data_shiftright=1;#20 ctr_shiftright=0; #20 ctr_shiftleft=1;#25 data_shiftleft=1;#20 data_shiftleft=0; end shiftregist U1 (.clk(clk),.rst_n(rst_n),.load(load),.ctr_shiftright(ctr_shiftright), .ctr_shiftleft(ctr_shiftlef

20、t),.data_shiftright(data_shiftright), .data_shiftleft(data_shiftleft),.data_load(data_load),.data_out(data_out); endmodule,7/22/2019,17,Microelectronics School Xidian University,7打开仿真器 在主控窗口中选择Simulate/Start Simulation命令，得到仿真设置对话框（注意：将当前工作库work前面的加号“+”点开，选择testbench_shiftregist作为顶层文件进行仿真）。 在Design选项

21、卡相应的库名下选择testbench_shiftregist模块，再单击OK按钮。下图显示的就是打开仿真器后的界面。,7/22/2019,18,Microelectronics School Xidian University,8打开调试窗口 在Modelsim的Main窗口的View下面有各种全面反映用户设计模块的各个方面的特性与内容的窗口，非常便于用户管理和调试。用户对一个窗口的修改将会自动影响到相关窗口的变化，同时用户也可以方便地利用鼠标在窗口之间进行选择和拖放。 打开窗口的操作方法是：在主控Main窗口的View下拉菜单中，单击相应的窗口名即可。已打开的窗口名前有“”符号提示，再次单击

22、该窗口名将关闭相应窗口，前面的“”符号也将消失。例如，选择View/Wave命令，将打开仿真波形窗口等。,7/22/2019,19,Microelectronics School Xidian University,9添加需要观察的信号 在Workplace窗口的sim对话框中单击需要观察的模块名，在Objects窗口中则会列出该模块的各个端口名及内部信号。可以单击选中其中一个需要观察的信号名，如果按住Ctrl键，则可以通过单击选中多个需要观察的信号名，然后在选择下拉菜单Add/Wave/Slected Instance命令打开Wave窗口，而且刚才被选中的信号已经被添加到Wave窗口中。设计

23、者还可以根据调试和测试需要，删除Wave窗口中的信号，或向其中添加新的信号。,7/22/2019,20,Microelectronics School Xidian University,10运行仿真器 在主控Main窗口的下拉菜单Simulate选项下有控制仿真器运行的多个命令选项。点击Simulate/Run，仿真会运行100ns（默认的仿真长度）后停止。 在主窗口的VSIM提示符下，输入“run 500”，仿真器会再进行另外500ns的仿真，共计仿真了600ns。 在主菜单、波形窗口或源代码窗口的工具条上，单击Run-all图标，仿真连续运行，直到被中断或在代码中遇到诸如Verilog

24、HDL中的$stop语句等，暂停仿真。 单击break图标，终止仿真运行。 在主控Main窗口中，单击Simulate/End Simulation选项，即可结束仿真。,7/22/2019,21,Microelectronics School Xidian University,11调试debug Modelsim的调试手段有很多，主要包括：在代码中设置断点、步进调试；观察波形窗口（Wave），测量时间；通过数据流窗口（Dataflow），分析物理连接；通过Memory窗口，观察设计中存储器的数值；统计测试代码覆盖率；波形比较。 利用Wave窗口、Dataflow窗口和List窗口是常用的分析

25、手段。,7/22/2019,22,Microelectronics School Xidian University,（1）使用波形窗口 观察设计波形是调试设计的一种方法，加载仿真后，就可以使用波形窗口了。可以用菜单view/wave打开波形窗口，图7.2-3是波形窗口打开之后的界面。在波形窗口中可以采用向波形窗口添加项目，对波形显示的图像缩放，在波形窗口中使用游标，设置断点，存储波形窗口格式，将当前的仿真结果存储到波形记录格式文件（WLF）中等手段进行调试。,7/22/2019,23,Microelectronics School Xidian University,Modelsim中保存波

26、形文件大致有以下三种方法： Format文件：在波形窗口的主菜单中选择File/Save保存wave format，在新打开的窗口中填入DO文件的存储路径E:/shiftregist/wave.do，单击OK完成文件存储。如果需要加载该文件，在打开的波形窗口中选择“File Open Format”，在Open Format窗口中选择wave.do文件，单击Open按钮打开该文件。Modelsim将恢复该窗口的信号和游标的前一次状态。 WLF文件（Datasets）：Modelsim仿真结果也可以存储到一个波形格式记录文件中，用于以后浏览和与当前的仿真结果的比较。通常使用术语“Dataset”

27、表示已创建并可重加载的WLF文件。可在主菜单中选择“File/Datasets/Save as”，在Save as对话框中输入要保存的波形文件名称，点击OK就完成了波形文件的保存。使用File/datasets/open，在弹出的Open Dataset对话框中在Browse中输入dataset的路径，即可打开以保存的波形文件。,7/22/2019,24,Microelectronics School Xidian University,VCD文件：VCD文件是一个IEEE1364标准(Verilog HDL语言标准)中定义的一种ASCII文件。它是一种EDA工具普遍支持的通用的波形信息记录文

28、件。在前面的章节的内容已经详细介绍了如何使用Verilog HDL中的系统函数来dumpVCD文件。,7/22/2019,25,Microelectronics School Xidian University,（2）使用数据流窗口 Dataflow窗口能够对VHDL信号或者Verilog HDL的线网型变量进行图示化追踪，在界面中驱动信号或驱动线网变量的进程显示在左边，反之被驱动信号显示在右边。可以通过双击Wave窗口中需要追踪的信号打开Dataflow窗口。下图显示的是数据流窗口的界面。,7/22/2019,26,Microelectronics School Xidian Univers

29、ity,数据流窗口有四个功能： 观察设计的连续性：可以检查设计的物理连接性，可以逐个单元地观测所关注的信号、互联网络或寄存器的输入/输出情况。 追踪事件：跟踪一个非预期输出的事件，使用嵌入波形观察器，可以由一个信号的跳变回溯追踪，查到事件源头。 追踪未知态：数据流窗口追踪不定态的功能是工程师比较亲睐的，在Dataflow窗口中使用Trace/ChaseX功能，会不断往驱动级追踪不定态传递的源头。当选择ChaseX时，图形界面不再变化时，就是不定态的源头了。之后就可以根据数据流窗口的结果，去定位源代码产生不定态的语句，并加以改正。 显示层次结构：可以使用层次化实例显示设计的连通性。,7/22/2

30、019,27,Microelectronics School Xidian University,（3）使用列表窗口 List窗口以表格化的方式显示数据，可以方便的通过搜索特殊值或者特定条件的数据，简化分析数据的过程。可以用view/list打开List窗口。在List窗口的左边显示的是仿真的时间点，右边显示的是每个时间点对应的变量值。图7.2-5显示的是列表窗口。,7/22/2019,28,Microelectronics School Xidian University,（3）使用列表窗口 List窗口以表格化的方式显示数据，可以方便的通过搜索特殊值或者特定条件的数据，简化分析数据的过程。

31、可以用view/list打开List窗口。在List窗口的左边显示的是仿真的时间点，右边显示的是每个时间点对应的变量值。下图显示的是列表窗口。,7/22/2019,29,Microelectronics School Xidian University,与Wave窗口一样，List窗口可以保持数据的列表格式和列表内容。在List窗口中选择File/Save，在弹出的Save Format对话框中输入保存列表的名称，点击保存就可以了。数据列表也是一个.do的可执行脚本文件，可以通过命令do file_name.do打开列表文件。 在File/Write List选项下选择一种格式，完成对列表内容

32、的保存。列表内容文件是lst格式的文件，要查看文件内容是可通过记事本打开该文件。,7/22/2019,30,Microelectronics School Xidian University,12Modesim常用交互命令 Modelsim图形提供了多种指令，既可以是单步指令，通过在主窗口的命令窗口中输入命令；也可以构成批处理文件（如DO文件），用来控制编辑、编译和仿真流程。 run指令 指令格式：Run 其中，参数timesteps（时间步长）和time_unit（时间单位）是可选项，time_unit可以是fs（10-15s），ps（10-12s），ns（10-9s），ms（10-6s），

33、sec（s）这几种。 例如，“run”表示运行；“run 1000表示运行1000个默认的时间单元（ps）”； “run 3500ns”表示运行3500ns；“run-continue”表示继续运行；“run-all”表示运行全程。,7/22/2019,31,Microelectronics School Xidian University,force指令 指令格式：force ， 其中，参数item_name不能默认，它可以是端口信号，也可以是内部信号，而且还支持通配符号，但只能匹配一个；参数value也不能默认，其类型必须与item_name一致；time是可选项，支持时间单元。 例如，“

34、force clr 1”；“force clr 1 100”表示经历100个默认时间单元延迟后为clr赋值为1；“force clr 1，0 1000”表示为clr赋值1后，经历1000默认时间单元延迟后为clr赋值0。,7/22/2019,32,Microelectronics School Xidian University,force-repeat 指令格式：force ， -repeat 指令功能：每隔一定的周期（period）重复一定的force命令。该指令常用来产生时钟信号。 例如，“force clk 0 0，1 30-repeat 100”（-repeat指令可以用-r替代）表

35、示强制clk从0时间单元开始，起始电平为0，结束电平为1，忽略时间（即0电平保持时间）为30个默认时间单元，周期为100个默认时间单元，占空比为（100-30）/100=70%。,7/22/2019,33,Microelectronics School Xidian University,force-cancel指令 指令格式：force-cancel 指令功能：执行period周期时间后取消force命令。 例如，“force clk 0 0，1 30-repeat 60-cancel 1000”表示强制clk从0时间单元开始，直到1000个时间单元结束。 view指令 指令格式：view

36、窗口名 指令功能：打开Modelsim的窗口 例如，“view source”是打开源代码窗口；“view wave”是打开波形窗口；“view dataflow”是打开数据流窗口。,7/22/2019,34,Microelectronics School Xidian University,13DO文件 在Modelsim中创建一个DO文件，在该DO文件中要完成向波形窗口添加信号，并给这些信号提供激励，而后进行仿真。 选择File/New/Source/Do，创建一个DO文件。在窗口中敲入以下命令行： vlib work /新建work库 vmap work /将work库映射到当前工作目录

37、 vlog shiftregist.v testbench_shiftregist.v /编译shiftregist.v testbench_shiftregist.v文件 vsim shiftregist.v /仿真work库中名为testbench_shiftregist模块 add wave/testbench_shiftregist.v/ * /将testbench_shiftregist所有信号加入到波形图中 run 2000 view dataflow 将以上文件保存为shiftregist.do文件，每次用命令do shiftregist.do就可以自动执行想要的仿真动作。,7/

38、22/2019,35,Microelectronics School Xidian University,7.2.2 NC-Verilog的使用,7/22/2019,36,Microelectronics School Xidian University,1工作模式的选择 运行NCsim的命令是nclunch。第一次运行 NCSim 的时候，需要用户选择工作模式。这里可供选择的主要是Multiple Step 和Single Step，请选择Multiple模式，此模式对应的仿真流程是ncvlog、ncelab、ncsim三步。对于两种工作模式在参考手册内有详细说明。右图显示的是NC-Veri

39、log 的启动界面。,2建立工作环境 选择 File/Set Design Directory 菜单进行设置，弹出的对话框会要求填写如下的选项。 Design Directory：一般就是项目所在的目录，即启动nclaunch 时所在的目录。 Library Mapping File：点击“Create cds.lib File”按钮，会弹出一个“Create a cds.lib file” 的对话框，里面的文件名是“cds.lib”，选择“Save”，此时在弹出的对话框中选择“Include Defualt Libraries”，将会在当前项目目录下建立INCA_lib 文件夹用来保存整个设

40、计中全部的库信息； Work Library：在建立了cds.lib 之后将出现worklib 的默认选项，无需更改。,7/22/2019,37,Microelectronics School Xidian University,3编译 用鼠标左键选择 Nclaunch 左面窗口里的源文件“counter.v”，“counter_tb.v”可以按ctrl键以同时选择多个文件。 第一次编译的时候选Tool/Verilog HDL Compiler菜单，以后就可以直接点击工具栏中的“vlog”按钮。 编译文件。特别注意，请在编译成功第一个文件后，重新载入工作目录（File/Set Design D

41、irectory）以确保警告消失。,7/22/2019,38,Microelectronics School Xidian University,4载入设计文件,7/22/2019,39,Microelectronics School Xidian University,用鼠标左键选择Nclaunch右面窗口里工作目录（worklib）下的顶层实体worklib/ counter_tb/module。 选 Tool/Elaborator 菜单，在弹出的对话框里选中“Access visibility”的READ属性，然后确定。载入设计文件后的NC界面如右图所示。,5仿真 用鼠标左键选择Ncla

42、unch 右面窗口里snapshots 里的顶层实体的实体对 snapshots /worklib.shiftregist_tb:module） 选 Tool/Simulator 菜单，在弹出的对话框里选“确定”，将弹出仿真器窗口。弹出的默认窗口有两个，点击 Design Browser/SimVision 窗口的工具栏中的波形按钮开启波形仿真窗口。 在Design Browser/SimVision窗口内展开左边浏览器中的Simulator 在右边的列表中选择希望观察的信号，选中后，点击鼠标右键选择send to Waveform Windows。 根据实际波形的需要，在 Waveform/

43、SimVision 窗口内把时间显示单位焕成us、ns或ps，然后开始仿真，有两种方法： 选择 Simulation/Run 或者直接点击工具栏中“开始”按钮开始波形仿真。如果加入了新的信号，需要重新仿真点击复位，然后再次仿真。在Console窗口直接输入命令，仿真一段时间，例如：run 2000 ns,7/22/2019,40,Microelectronics School Xidian University,7.3 综合工具 逻辑综合是前端电路模块设计的重要步骤之一，逻辑综合在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。Design Compiler是

44、Synopsys公司用于电路逻辑综合的核心工具，它可以方便地将HDL语言描述的电路转换到基于工艺库的门级网表，它是ASIC设计领域使用较多的逻辑综合工具之一。在FPGA逻辑综合领域存在多种逻辑综合工具，其中Synplify以其逻辑综合速度快、逻辑综合效果好而备受关注，成为FPGA设计逻辑综合和常用工具。,7/22/2019,41,Microelectronics School Xidian University,7.3.1 Synplify的使用,7/22/2019,42,Microelectronics School Xidian University,1创建工程 在File菜单选择“New

45、”，选择“Project File”，然后填入工程名，点击“OK”保存。 创建工程后，其中rev_1表示版本一，Synplify 允许对同一个设计根据不同的综合约束条件，创建多个不同的综合版本。 2添加文件 接下来的步骤是把设计的源文件添加到工程中，设计文件可以是一个，也可以是多个。添加方法是选择Project/Add Source File或者软件界面左边的“Add File”按钮，在弹出的对话框中选择要添加的源文件即可。如果事先没有源文件，可以选择新建“VHDL”或者“Verilog HDL”源文件，然后在HDL编辑器中编写代码并保存。,7/22/2019,43,Microelectron

46、ics School Xidian University,3保存工程 点击工具栏中save的图标，对工程及源文件进行保存。 4语法和综合检测 可以用“RUN”菜单中的“Syntax check”和“Synthesis”对源程序进行检测，检测的结果保存在“Syntax.log”文件中，如果有错误用红色标出。双击可以对错误进行定位。 另外，在RUN菜单中的compiler only也可以对源文件进行检测。,7/22/2019,44,Microelectronics School Xidian University,5编译综合前的设置 选择“Project”菜单中的“Implementation O

47、ptions”或者软件界面左侧的“Implementation Options”按钮，即可出现设置对话框。在设置对话框中设计者可以选择器件、添加一些简单约束等。 选择“Altera Cyclone II”器件，在选择器件的同时，还可以对与器件映射有关的选项进行设定，包括最大扇出、IO、Pipelining等。 在“options”中可以对“Physical Synthesis”、“FSM compiler”、“Resource Sharing”、“Retiming”等优化选项进行设定。在“Constraints”中可以对时钟频率进行约束。在“Timing Report”中可以设定关键路径的数量

48、。在“Verilog HDL”中的“Top Level Module”中填入shiftregist。,7/22/2019,45,Microelectronics School Xidian University,6编译 选择菜单“RUN”中的“compiler only”就可以对设计进行单独编译。在编译后产生的文件中扩展名为“srr”的文件是工程报告文件，包括工程检错、编译、综合和时序等所有工程信息。扩展名为“tlg”的文件是工程组织结构信息文件。扩展名为“srs”的为RTL视图文件，是设计者经常要检查的一个。双击该文件或者点击工具栏的 图标，移位寄存器的RTL视图如下图所示。,7/22/20

49、19,46,Microelectronics School Xidian University,7综合 选择菜单“Run”中的“Synthesize”或者面板上的“Run”按钮，就进行了综合。综合后主要产生了设计的门级网表，门级网表可以拿到布局布线工具中进行设计的最后实现。综合后还产生了一些其它的文件，包括综合报告、Log文件、脚本文件等。综合后已经根据所选的器件产生了门级电路，设计者可以通过Technology视图功能观察门级电路，方法是选择菜单“HDL Analyst/RTL/Hierarchical View”，或者点击工具栏的 图标即可，这种方法可以查看层次结构显示的工艺相关的综合结果。移位寄存器的Technology视图如下图所示。,7/22/2019,47,Microelectronics School Xidian University,在Technology视图下可以利用Pu