数电习题课.ppt

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1、1,【题1.1】将下列二进制数转换为等值的十六进制数和等值的十进制数。(1) (10010111)2； （2） (1101101)2 (3) (0.01011111)2；（4） (11.001)2,【解】,(1) (10010111)2=(97)16=(151)10,(2) (1101101)2=(6D)16=(109)10,(3) (0.01011111)2=(0.5F)16=(0.37109375)10,(4) (11.001)2=(3.2)16=(3.125)10,【题1.2】将下列十六进制数化为等值的二进制数和等值的十进制数. (1) (8C)16 ; (2) (3D.BE)16 ;

2、(3) (8F.FF)16 ; (4) (10.00)16,【解】,(1) (8C)16=(10001100)2=(140)10,(2) (3D.BE)16=(11101.1011111)2=(61.7421875)10,(3) (8F.FF)16=(10001111.11111111)2=(143.99609375)10,(4) (10.00)16=(10000.00000000)2=(16.00000000)10,1. 数制转换,2,【题 1.3】将下列十进制数转换成等效的二进制数和等效的十六进制数.要求二进制数保留小数点以后4位有效数字. (1) (17)10 ； (2) (127)10

3、 ； (3) (0.39)10 ； (4) (25.7)10,(1) (17)10=(10001)2=(11)16,(2) (127)10=(1111111)2=(7F)16,(3) (0.39)10=(0.0110)2=(0.6)16,(4) (25.7)10=(11001.1011)2=(19.B)16,【解】,【题1.4】写出下列二进制数的原码和补码. （1）(+1011)2；（2） (+00110)2（3） (-1101)2；（4） (-00101)2,(1) (+1011)2的原码和补码都是01011(最高位的0是符号位),(2) (+00110)2的原码和补码都是000110(最高

4、位的0是符号位).,(3) (-1101)2的原码是11101(最高位的1是符号位),补码是10011.,(4) (-00101)2的原码是100101(最高位的1是符号位),补码是111011.,【解】,3,2. 逻辑函数的化简,【题 2.1】写出图中各逻辑函数式，并化简为最简与或式。,4,（a）,（b）,（c）,（d）,【解】,5,【例2.2】用最少的门电路实现图示逻辑函数，要求输入仅有原变量。,【解】由图可写出,作出该函数的卡诺图,用综合反变量法（代数法）化简,可以证明：,由图可知，该函数已是最简的。,6,同理也能证明,这样原式变为,于是可得如下实现方案：,采用阻塞法化简,分析卡诺图，假

5、若将m7视为1，则有,这结果显然与原功能不一致，因为它将m7也看成是“”， 而实际是“”。为此，将m7作用除掉，怎样除掉呢?,7,由此可见，化简时每次圈卡诺圈时均含全“”方格，则就不出现反变量，因此也就节省了非门。但在实际的逻辑问题中，逻辑函数不一定包含全“”方格（如本例）。对此可增添一个（或多个）最小项（称为阻塞项） ，并将其视为“”，求得函数F 再和阻塞项的反函数相与即可得简化的函数式。,于是可得输入只有原变量没有反变量的逻辑函数化简的方法-阻塞法。,8,【例2.3】化简逻辑函数，要求用最少与非门实现，且输入只含原变量。,【解】作出函数的卡诺图,按常规化简法有,由化简后的与或式可以看出，输

6、入中含有反变量，代数法消除后实现该函数需要8个与非门，其逻辑图如右所示。,9,用阻塞法化简,后两式中m15+ m14和m15+ m13为扩大阻塞项，利用它可以进一步简化函数。选择扩大阻塞项的原则应是包围圈中已被圈过的最小项。为使与非门最少，取函数,10,【例2.4 】用卡诺图化简法将下列函数化为最简与或形式。,（1）,（2）,【解】,【解】,（3）,【解】,11,【解】,【解】,【解】,12,【解】,（8）,【解】,（9）,【解】,【解】,13,3组合逻辑电路,【例3.1】用四选一数据选择器实现三变量多数表决器。,【解】作三变量多数表决器真值表,表决器真值表,取A2 A1为地址变量，与四选一数

7、据选择器输出方程对比,为使F =F 则令,(2) 卡诺图法。此法比较直观且简便，其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围，即输入数据区；最后由数据区确定每一数据输入端的连接。,(1)代数法。由真值表可得函数,14,由真值表得卡诺图,选定A2A1为地址变量。 在控制范围内求得Di数： D0=0, D1=A0, D2=A0, D3=1。 结果与代数法所得结果相同。,电路连接图如右所示。,15,【例3.2】用四选一数据选择器实现如下逻辑函数： F=(0, 1, 5, 6, 7, 9, 10, 14, 15),【解】由卡诺图法，选地址A1A0变量为AB，则变量CD将反映在数据输入

8、端。如图所示。,16,【例3.3】 用8选1数据选择器74LS151设计一个函数发生器电路,它的功能表如下所示:,【解】 由功能表写出逻辑式,即可得到所求电路。,17,【例3.4 】 右图是用两个4选1数据选择器组成的逻辑电路,试写出输出Z与输入M、N、P、Q之间的逻辑函数式。,【解】,数据选择器的逻辑函数式为,18,【例3.5 】 用3线-8线译码器74LS138和门电路设计1位二进制全减器电路.输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号。,【解】,设Ai为被减数、Bi为减数、Ci-1为来自低位的借位，Si为差数、Ci为向高位的借位，则可列出一位全减器的真值表。,一

9、位全减器的真值表,由真值表得到Si和Ci的逻辑式为,19,令Ai=C Bi=B Ci-1=A G1=1 G2A=G2B=0,即可实现1位全减器如图所示：,20,4.时序逻辑电路,【例4.1】设计一个产生01101001 序列码信号发生器。,【解】序列码字长为8位，因此可用8选1数据选择器实现，而其3位地址信号可由8进制计数器提供，其CP脉冲可由555多谐振荡器产生。,1） 作8选1数据选择器的地址变量与序列输出的函数关系表，由表可知Di 如下：,D0=D3=D5=D6=0， D1=D2=D4=D7=1,2） 8进制计数器采用74LS161二进制计数器通过同步置0的方式实现。,令Q2Q1Q0=

10、A2 A1 A0，取 SN-1的Q2Q1Q0= 111状态译码产生置0信号：,模N=8, 作计数器状态图。,21,置数输入为,3） CP脉冲可由555多谐振荡器产生，其周期和频率为：,T=1.4RC，f =1/T,由此可作出产生序列信号01101001的电路图和波形图如下。,22,【例4.2】设计一个能自启动的3位环形计数器。要求它的有效循环状态为100010 001 100,电路的状态转换图和次态卡诺图如下：,【解】,以上设计的电路不能自启动。为保持移位寄存器内部结构不变，只允许修改第一位触发器的输入，所以修改Q1。,23,24,【例4.4】设计一个能同时产生两组代码的信号发生器， 这两组代

11、码分别是：L=110101和F=010110。,【解】首先用移存器74LS194 设计一个具有自启动的模6 扭环型计数器，然后用一片3 - 8 译码器和与非门可实现输出组合逻辑。,1）两序列码长相同M=6，可取计数器的模N=M, 则移存器位数n 3即可。因此选一片74LS194。,3位右移扭环型计数器结构如图。,作出全部状态图，设计自启电路。,取Q0Q1Q2=101中的1进行译码，即令S1= Q2Q0 置数输入D0D1D2=011就可实现自起动。,0 1 1,25,2) 译码器和输出组合逻辑设计。,移存器输出为Q0Q1Q2，故选1片3 - 8 译码器74LS138。,令译码器地址CBA = Q

12、0Q1Q2 ，根据状态图和序列码L=110101，F=010110作出函数表。,由函数表和译码器输出函数式,得：,令G1=1, G2A=G2B=0, A=Q2, B=Q1, C=Q0. 再加2个与非门就可实现该逻辑电路如下图所示。,26,27,【例4.5】逻辑电路如图所示，试画出在CP作用下，0、 1、 2、和3的波形。（习题5.4.4）,【解】分析电路构成：同步RS触发器与非门构成D触发器，Q1和Q2的输出作为2-4译码器的地址输入，译码工作状态由CP信号控制。由同步RS触发器的特性方程得：,根据译码器的函数关系有：,28,根据触发器特性方程写状态方程：,CP,Q1,Q2,状态转换真值表,再

13、由电路的输出方程作状态转换真值表，画出波形图：,29,单片集成计数器组成任意模值计数器,集成M进制计数器可以加适当反馈电路后构成任意模值N计数器。设计数器的最大计数值为M，若要得到一个模值为N(M)的计数器，则只要在M进制计数器的顺序计数过程中，设法使之跳过(M-N)个状态，只在N个状态中循环就可以了。通常MSI计数器都有清0、置数等多个控制端，因此实现模N计数器的基本方法有两种：一种是反馈清0法(或称复位法)， 另一种是反馈置数法(或称置数法)。,(1) 反馈清0法 基本思想：计数器从全0状态S0开始计数， 计满N个状态后产生清0信号，使计数器恢复到初态S0，然后再重复上述过程。,30,具体

14、做法又分两种情况：, 异步清0。计数器在S0SN-1共N个状态中工作，当计数器进入SN状态时，利用SN状态进行译码产生清0信号并反馈到异步清0端，使计数器立即返回S0状态。,【 例 7-4 】用集成计数器74160和与非门组成6进制计数器。,由于是异步清0，只要SN状态一出现便立即被置成S0状态，因此SN状态只在极短的瞬间出现，通常称它为“过渡态”。在计数器的稳定状态循环中不包含SN状态。,解： 74160的M=10, 构成N=6的计数器。对SN=0110进行译码产生RD=0的控制信号。,31,计数器在S0SN-1共N个状态中工作，当计数器进入SN-1状 态时，利用SN-1状态译码产生 清0信

15、号并反馈到同步清0端， 要等下一拍时钟来到时，才完 成清0动作，使计数器返回S0。 可见，同步清0没有过渡状态。, 同步清0。,【 例 7-5 】用集成计数器74163和与非门组成的6进制计数器。,同步清零法适用于具有同步清零端的集成计数器。,同步清0、同步置数4位二进制计数器,32,(2) 反馈置数法,通过预置功能使计数器从某个预置状态Si开始计数，计满N个状态后产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程，其工作过程如图所示。,对于同步置数的计数器，使置数(LD)有效的信号应从Si+N-1状态译出，等下一个CP到来时，才将预置数置入计数器，计数器在Si、Si+1、 Si+N

16、-1共N个状态中循环， 如图中蓝线所示； 对于异步置数的计数器，使置数(LD)有效的信号应从Si+N状态译出，当Si+N状态一出现，即置数信号一有效，立即就将预置数置入计数器，它不受CP控制，所以Si+N状态为过渡态，稳定状态循环中不包含S i+N，如图中黄线所示。,33,异步预置数法 【 例 7-6 】用74191和与非门组成余3码10进制计数器。,解：74191为4位二进制同步可逆计数器，具有异步置数功能。 M=16 N=10 设Si=0011 且为加计数，则 Si+N-1=1100,有效循环状态如图所示。 令：,即可实现题目要求。,取过渡态Si+N=1101 进行译码得：,34,同步预置

17、数法 【 例 7-7 】用74160和与非门组成的7进制计数器。,解：74160 为8421BCD码同步加法十进制计数器，具有同步置数功能。 M=10 N=7 设Si=0011 且为加计数，则 Si+N-1=1001,也可利用RCO进位信号来控制LD，即：,令,即可实现题目要求。,取Si+N-1=1001 进行译码可得：,35,如果要求实现的模值N超过单片计数器的计数范围时(NM)， 必须将多片计数器级联，才能实现模N计数器。常用的方法有两种：,综上所述，采用反馈清0法或反馈置数法设计任意模值计数器都需要经过以下三个步骤： 选择模N计数器的计数范围，确定初态和末态； 确定产生清0或置数信号的译

18、码状态，然后根据译码状态设计译码反馈电路； 画出模N计数器的逻辑电路。, 将模N分解为N=N1N2Nn，用n片计数器分别组成模值为N1、N2、 、Nn的计数器，然后再将它们异步级联组成模N计数器。, 先将n片计数器级联组成最大计数值MN的计数器，然后采用整体清 0 或整体置数的方法实现模N计数器。,36,【 例 7-8 】试用74LS290实现模 54 计数器。,取N1=9 , N2=6 分别利用过渡态1001和0110中的“1”产生异步清0信号，而模6计数器的CP可利用模9计数器QD的输出作为进位信号即可。,解：因一片74LS290的最大计数值为10，故实现模54计数器需要用两片74LS29

19、0 大模分解法。可将N分解为 54=69，用两片74LS290分别组成8421BCD码模 6、模 9 计数器，然后级联组成 N=54 计数器。,37, 整体清 0 法。,先将两片74LS290用8421BCD码接法构成模100计数器，然后加译码反馈电路构成模54计数器。,当R0(1)=R0(2)=1, R9(1)=R9(2)=0时实现计数器整体清0。 模 54 计数器的逻辑图如下所示。,过渡态SN=54=(01010100)8421BCD ，所以译码逻辑方程为:,38,【例4.7】图P5.20所示电路是用二十进制优先编码器74LS147和同步十进制计数器74160组成的可控分频器，试说明当输入

20、控制信号A、B、C、D、E、F、G、H、I分别为低电平时由Y端输出的脉冲频率各为多少。已知CP端输入脉冲的频率为10KHz。74LS147的功能表如教材表4.1.5所示。,【解】由图可见，计数器74160工作在同步预置数状态，每当计数器的进位输出C1时（即Q3Q2Q1Q0 1001时），在下一个CP上升沿到达时编码器74LS147的输出状态为,74160的状态转换图如后所示：,经反向后加到74160的数据端为,39,依次类推便可得到下表：,由图A5.20给出的74160的状态转换图可知，当A0时74LS147的输出为,74160的数据输入端D3D2D1D0=0001, 则状态转换顺序将如图中所

21、示，即成为九进制计数器。输出脉冲Y的频率为CP频率的1/9。,40,【解】 设两个相乘的数为C1 C0和B1 B0，乘积用P3P2P1P0表示，则得到如下给出的真值表。,2位二进制数乘法真值表,令C1 C0B1 B0= A3A2A1A0， D3D2D1D0 = P3P2P1P0 则有：,由此可作出ROM的点阵图。,【例4.8】 用164位的ROM设计一个将两个2位二进制数相乘的乘法器电路，列出ROM的数 据表，画出存储矩阵的点阵图。,41,42,【例4.9】 用两片10248位的EPROM接成一个数码转换器，将10位二进制数转换成等值的4位8421BCD码。 （1）试画出电路连接图，标明输入和

22、输出。 （2）当地址输入A9A8A7A6A5A4A3A2A1A0分别为0000000000、1000000000、1111111111时，两片EPROM中对应地址中的数据各为何值？,【解】 （1）分析：1K8位的EPROM共有10根地址线，8根数据线。每片可构成2位8421BCD码，故将其数据位扩展即可。电路接法如图:,43,（2）当地址输入A9A8A7A6A5A4A3A2A1A0分别为0000000000、1000000000、1111111111时，其对应的十进制数分别为0，512，和1023。 故EPROM中对应的数据如下表：,44,【例4.10 】 在图示的主从JK触发器电路中,CP和

23、A的电压波形如图中所示, 试画出Q端对应的电压波形。设触发器的初始状态为Q=0。,【解】 Q=0时，R=1; A=0,K=1,CP=1 Q=0,在CP=1期间，A=1,K=1 Q=0;,在CP=0之前， A=0,K=1 Q=0; 当CP=0时Q=1; CP=1 R=0 Q=0,所以波形如图所示:,一次变化现象,45,【例4.11 】 试分析图(a)电路的工作原理，画出输出电压v0的波形图。其中74LS152是8选1数据选择器，74LS161为同步十六进制加法计数器。假定74LS161和反相器G1的输出电阻阻值远远小于R的阻值。74LS152各输入端的电压波形如图(b)所示。,(a),(b),4

24、6,【解】 74LS161工作在计数状态，低3位构成八进制计数器，在时钟信号（周期1us）不断作用下，Q2Q1Q0从000111循环不停地计数。 如果先不考虑反相器G1的输出对v0的影响，并设Q2、Q1、Q0输出的高、低电平分别为VOH和0，则输出电压为,当Q2Q1Q0从000111依次循环变化时，v0将依次在,之间跳变，输出波形为不同高度的八条虚线，虚线上的每个点持续时间为1us，两个点之间的间隔为7us。,Q2Q1Q0同时又作为74LS152的输入地址，将D0D7八个输入数据的状态叠加到v0上。当Di=1时在v0上叠加（VOH为反相器G1的输出高电平），Di=0时对v0原有的数值没有影响。

25、,47,在给定输入v10v17波形如图（b）的情况下，得到的v0波形如图(c)所示。因此，若将v0接至单踪示波器上，就可以同时显示D0D7八个数字信号的波形。,(b),(c),48,复习提纲,数制码制转换； 逻辑函数化简（代数法和卡诺图法）； 组合逻辑电路的分析和设计（译码器、数据选择器）； 触发器电路分析、画波形(注意同步RS触发器的空翻，主从JK触发器的一次变化现象）； 时序电路分析（电路方程、状态图、时序图及电路功能。注意同步与异步的区别); 时序电路设计（集成计数器构成n进制计数器，可编程分频器，序列信号发生器，序列脉冲检测器）； ROM, PLA实现逻辑函数，RAM地址、容量扩展； A/D,D/A,555的综合电路分析。,