数电教材第4章组合逻辑电路.ppt

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1、第三章 组合逻辑电路,内容提要,本章重点介绍组合逻辑电路的特点、分析与设计。在此基础上，介绍常用的集成组合逻辑电路。最后介绍组合逻辑电路上存在地竞争冒险现象，产生的原因及消除的方法。,在这一章中，应能在给定电路的情况下，分析其逻辑功能；也可在给定逻辑要求的情况下，用逻辑电路实现。另外对于集成组合逻辑电路，如编码器、译码器、数据选择器等，应了解其电路的逻辑功能、输出输入的逻辑关系、利用它们实现逻辑功能。重点是译码器和数据选择器。,本章主要内容,4.1 概述 4.2 组合逻辑电路的分析和设计 4.3 若干常用的组合逻辑电路 4.4 组合逻辑电路中的竞争冒险现象,4.1 概述,1.组合逻辑电路的特点

2、,任意时刻的输出仅仅取决于该时的输入，与电路原来的状态无关。,例如对于图4.1.1所示电路,其输出端的逻辑式为,输出和输入的真值表如表4.1所示,此电路为半加器，当输入端的值一定时，输出的取值也随之确定，与电路的过去状态无关，无存储单元，属于组合逻辑电路。,2. 逻辑功能的描述,逻辑功能的描述可以用逻辑函数、逻辑图及真值表来实现。由于逻辑图不够直观，一般需要将其转换成逻辑函数或真值表的形式。,对于任何一个多输入、多输出的组合逻辑电路来讲，都可以用4.1.2所示框图来表示。,其中：a1、 a2 an表示输入变量，y1、y2 ym表示输入变量，,4.1 概述,其输出输入的逻辑关系可表述为,在电路结

3、构上信号的流向是单向性的，没有从输出端到输入端的反馈。电路的基本组成单元是逻辑门电路，不含记忆元件。但由于门电路有延时，故组合逻辑电路也有延迟时间。,4.1 概述,4.2.1 组合逻辑电路的分析方法,4.2 组合逻辑电路的分析方法和设计方法,组合逻辑电路分析就是给定某逻辑电路，分析其逻辑功能。,分析的步骤为,a. 由所给电路写出输出端的逻辑式；,b.将所得的逻辑式进行化简；,d. 由真值表分析电路的逻辑功能，即是做什么用的。,c. 由化简后的逻辑式写出输出输入的真值表；,例4.2.1 分析图 4.2.1所示逻辑电路的逻辑功能。,解：a.由图可得,4.2.1 组合逻辑电路的分析方法,b.化简：,

4、其卡诺图为,化简后,4.2.1 组合逻辑电路的分析方法,c.由上述最简逻辑式可得输出输入的真值表如表4.2.1所示,d.由真值表可知此电路为非一致电路，即输入A、B、C取值不一样时输出为1,否则为0.其电路的特点是无反变量输入。,4.2.1 组合逻辑电路的分析方法,表4.2.1,例4.2.2 分析图4.2.2所示电路的逻辑功能,解：由4.2.2图可得,其真值表为,其逻辑功能为半加器。,4.2.1 组合逻辑电路的分析方法,练习：如图4.2.3所示电路，分析其逻辑功能。,解：输出端的逻辑式为,输出输入真值表为,由真值表可知，为全加器,4.2.1 组合逻辑电路的分析方法,4.2.2 组合逻辑电路的设

5、计方法,组合逻辑电路的设计就是根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单逻辑电路。,所谓的最简就是指实现的电路所用的器件数最少、器件的种类最少、器件之间的连线也最少。,其步骤为,一、 进行逻辑抽象,1. 分析事件的逻辑因果关系，确定输入变量和输出变量；,2.定义逻辑状态的含义，即逻辑状态的赋值；,3.根据给定的逻辑因果关系列出逻辑真值表。,逻辑抽象的其步骤,二 、写出逻辑函数式,4.2.2 组合逻辑电路的设计方法,根据对电路的具体要求和实际器件的资源情况而定。,如与非与非式，或非或非式等。,五 、根据化简或变换后的逻辑函数式，画出逻辑电路的连接图。,六 工艺设计,由得到的真值表写出输

6、出变量的逻辑函数式。,三、 选定器件的类型,四 、将逻辑函数化简或变换成适当地形式,组合逻辑电路的设计过程也可用图4.2.4的框图来表示,4.2.2 组合逻辑电路的设计方法,例3.2.3设两个一位二进制数A和B，试设计判别器，若AB,则输出Y为1，否则输出Y为0.,解：1.由题意列出真值表为,2. 由真值表写出输出端的逻辑式,3. 画出逻辑电路图，如图3.2.5所示,4.2.2 组合逻辑电路的设计方法,例3.2.4 设 x 和y 是两个两位的二进制数，其中xx1 x2，yy1 y2，试设计一判别器，当x y 时，输出为1； 否则为0，试用与非门实现这个逻辑要求,解：根据题意列出真值表为,由真值

7、表写出输出函数式为,卡诺图为,4.2.2 组合逻辑电路的设计方法,则化简后的逻辑函数为,逻辑电路为,4.2.2 组合逻辑电路的设计方法,练习,1.试设计一逻辑电路供三人表决使用。每人有一电键，如果他赞成，就按电键，表示为1;如果不赞成，不按电键，表示0.表决结果用指示灯表示。若多数赞成，则指示灯亮，输出为1,否则不亮为0。,2.某同学参加四门课程考试，规定(1)课程A及格得1分，不及格为0分；(2)课程B及格得2分，不及格为0分；（3)课程C及格得4分，不及格为0分；（4)课程D及格为5分，不及格为0分。若总得分大于8分（含8分），则可结业。试用与非门实现上述逻辑要求。,3.设计一个一位二进制

8、全减器：输入被减数为A，减数为B，低位来的借位数为C，全减差为D，向高位的借位数为Ci.,4.2.2 组合逻辑电路的设计方法,4.3 若干常用的组合逻辑电路,4.3.1 编码器,编码：为了区分一系列不同的事物，将其中的每个事物用二值代 码表示。,编码器：由于在二值逻辑电路中，信号是以高低电平给出的，故编码器就是把输入的每一个高低电平信号变成一个对应的二进制代码。,编码器分为普通编码器和优先权编码器。根据进制可分为二进制编码器和二十进制编码器,I0I7为信号输入端，高电平有效；Y2Y1Y0为三位二进制代码输出端，由于输入端为8个，输出端为3个，故也叫做8线3线编码器,一、 普通编码器,4.3.1

9、 编码器,如3位二进制普通编码器，也称为8线3线编码器，其框图如图4.3.1所示,其输出输入的真值表为,4.3.1 编码器,利用无关项化简得到其输出端逻辑式为,特点：任何时刻只允许输入一个编码信号,其逻辑电路如图4.3.2所示,4.3.1 编码器,图4.3.2 3位二进制编码器（8线3线编码器）,二 、优先编码器,普通编码器每次只能输入一个信号。而优先编码器可以同时输入几个信号，但在设计时已经将各输入信号的优先顺序排好。当几个信号同时输入时，优先权最高的信号优先编码。,下面以8线3线优先编码器74HC148为例，其逻辑符号如图4.3.3所示，内部电路如书P170图4.3.3.所示。,4.3.1

10、 编码器,链接,由P170图4.3.3可知，如果不考虑输出扩展端，8线-3线优先编码器（设I7优先权最高，I0优先权最低）其输出端的逻辑式为,4.3.1 编码器,其中S为选通输入端，当S0时，S 1时所有输出端均被锁定在高电平，即 I 7 I 011。当S1时，S 0，编码器正常工作。,链接,由P170图4.3.3可知，不考虑扩展端，8线-3线优先编码器（设I7优先权最高，I0优先权最低）其真值表如表所示,4.3.1 编码器,链接,为了扩展电路的功能和使用的灵活性，在8线3线优先编码器74HC148中附加了选通输出端Y S和扩展端Y EX，且由P170图4.3.3可知,4.3.1 编码器,链接

11、,为0时，电路工作无编码输入,为0时，电路工作有编码输入,74HC148的真值表如下表,4.3.1 编码器,说明：,4.3.1 编码器,4.3.1 编码器,例3.3.1试用两片74HC148接成16线4线优先编码器，将A0 A1516个低电平输入信号编为00001111 16个4位二进制代码，其中A15的优先权最高， A0的优先权最低,解：a.要求16个输入端，正好每个74LS148有8个输入端，两片正好16个输入端,满足输入端的要求；,4.3.1 编码器,b.根据优先权的要求，若第一片的优先级比第二片高，则第一片的输入为A15 A8，第二片的输入为A7 A0。当第一片工作，即有输入信号时，第

12、二片禁止工作，也就是使得第二片的S1。,由表中可知可将第一片的YS接到第二片的S上,4.3.1 编码器,A15,A8,A7,A0,c. 由于74HC148输出端只有3个，要想根据要求输出为4线，必须借用第一片的扩展端YEX。由于有输入时，YEX0，无输入时YEX1，故加反相器可作输出四位二进制数码的最高位。,4.3.1 编码器,d.由于74HC148禁止工作或允许工作而无输入信号时，输出端的状态为111,故输出四位二进制代码的低三位可由两片输出端与非构成。,其逻辑接线图如图4.3.4所示。,4.3.1 编码器,优先级,第一片为高优先权 只有(1)无编码输入时，(2)才允许工作 第(1)片YEX

13、0时表示对A15 A8 的编码 低3位输出应是两片的输出的“与非”,三、 二十进制优先编码器74LS147,即将十个信号编成10个BCD代码。其内部逻辑图见书P173图4.3.5所示。其逻辑符号如图4.3.5所示,4.3.1 编码器,其中：,I9 I0为10个输入信号， I9的优先权最高， I0的优先权最低； Y3 Y0为四位二进制BCD码的输出端,其功能表为,注：1. 当I0有输入信号，其他输出为高电平，输出Y3 Y2 Y1 Y01111；,4.3.1 编码器,2. 输出代码为对应二进制BCD码的反码，如I60时，输出为Y3 Y2 Y1 Y01001 ，为0110的反码,4.3.2 译码器,

14、译码器就是将每个输入的二进制代码译成对应的输出高、低电平信号，和编码器逆过程。常用的译码器分为二进制译码器、二十进制译码器和显示译码器。,一、二进制译码器,即将N位二进制代码译成2N个高低电平信号，称为N线 2N线译码器。如N3,则可译2N8个高低电平信号，称为3线8线译码器。,图3.3.6为3线8线译码器的框图。其中： A2A0二进制代码输入端； Y7Y0信号输出端,图4.3.6 3线8线译码器的框图,其真值表如表,4.3.2 译码器,各输出端逻辑式为,称为最小项译码器,上述最小项3线8线译码器由二极管与门阵列构成的电路如图4.3.7所示,设Vcc5V，输入信号的高低电平为3V和0V，二极管

15、导通压降为0.7V,4.3.2 译码器,1.二极管与门阵列构成的3位二进制译码器,图4.3.7二极管与门阵列构成的3线8线译码器,则当A2A1A0=010时，则只有Y21,图4.3.7二极管与门阵列构成的3线8线译码器,4.3.2 译码器,注：二极管构成的译码器优点是电路比较简单。缺点是电路的输入电阻低输出电阻高。另外存在输出电平移动问题。通常用在中大规模的集成电路中。,2.中规模集成译码器74HC138,4.3.2 译码器,74HC138是由CMOS门构成的3线8线译码器，其逻辑图如图4.3.8所示,图4.3.8,附加 控制端,输出端低电平有效,输入端,输出端的逻辑式可以写成,图4.3.9为

16、74HC138的逻辑符号,4.3.2 译码器,4.3.2 译码器,其逻辑功能表为,注：,4.3.2 译码器,b. 当S11，S2 S30时，译码器处于工作状态,4.3.2 译码器,4.3.2 译码器,c. 当译码器工作时，输出端的逻辑式为,或写成,由上面分析可知，输出端的逻辑式是以输入的三个变量最小项取反的形式，故这种译码器也叫最小项译码器。,4.3.2 译码器,例3.3.2 试用两片3线8线译码器74HC138组成4线16线译码器，将输出的4位二进制代码D3 D2 D1 D0译成16个独立的低电平信号Z0 Z15,解：由于74HC138为3线8线译码器，要构成4线16线译码器，需要4个输入地

17、址线，故要除了74HC138的3个输入端外，还要利用附加控制端，根据74HC138功能表,利用S1和S2及S3,4.3.2 译码器,实现的电路如图4.3.10所示,4.3.2 译码器,图4.3.10,D3=0（1）片工作，（2）片不工作,D3=1（1）片不工作，（2）片工作,二十进制译码器就是将10个BCD代码译成10个高低电平的输出信号，BCD码以外的伪码（10101111），输出均无低电平信号产生。,74HC42即为二十进制的译码器，其内部逻辑图如图4.3.11所示，,二 、二十进制译码器,4.3.2 译码器,图4.3.11,其输出端逻辑式为,4.3.2 译码器,三、用译码器设计组合逻辑电

18、路,1. 基本原理,由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的门电路和译码器实现逻辑函数。,2. 举例,例4.3.1 利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为：,解：先将要输出的逻辑函数化成最小项之和的形式，即,4.3.2 译码器,将要实现的输出逻辑函数的最小项之和的形式两次取反，即,由于74HC138的输出为,4.3.2 译码器,则用74HC138实现的电路如图4.3.12所示,图4.3.12,例4.3.2 试利用3线8线译码器74HC138及与非门实现全减器，设A为被减数，B为减数，CI为低位的借位，D为差，CO为向高位的借位

19、。,解： a.由题意得出输出、输入真值表,b. 将输出端逻辑式写成最小项之和的形式，并利用反演定律化成与非与非式。,4.3.2 译码器,c.由74HC138的输出可知,故：,d. 其实现的电路图如图4.3.13所示,4.3.2 译码器,例4.3.3 由3线8线译码器74HC138所组成的电路如图4.3.14所示，试分析该电路的逻辑功能。,解：各输出端的逻辑式为,4.3.2 译码器,输出输入的真值表为,由真值表可以看出XX2X1X0作为输入3为二进制数，ZZ2Z1Z0作为输出的3位二进制数，当X5时，Z0;当2X5时，ZX2.,4.3.2 译码器,四 、显示译码器,1.七段字符显示器,即用七段字

20、符显示09个十进制数码，常用的七段字符显示器有半导体数码管和液晶显示器两种。,a. 半导体数码管（LED七段显示器)：,图4.3.15为半导体数码管BS201A（共阴极）的外形示意图及内部等效电路,图4.3.15,4.3.2 译码器,注：(1) 半导体数码管每段都是一个发光二极管（LED），材料不同，LED发出光线的波长不同，其发光的颜色也不一样。,(2) 半导体数码管分共阴极和共阳极两类，BS201A属于共阴极类型，因为从内部电路上看，其各发光二极管的阴极是接在一起的。当外加高电平时，发光二极管亮，故高电平有效。而共阳极内部电路如图4.3.16所示，故低电平有效。,4.3.2 译码器,(3)

21、 半导体数码管的优点是工作电压低，体积小、寿命长、可靠性高、响应时间短、亮度高等。缺点为工作电流大（10mA）。,4.3.2 译码器,b.液晶显示器（LCD显示器）：,液晶是一种既有液体的流动性又具有光学特性的有机化合物。它的透明度和呈现的颜色是受外加电场的影响，利用这一点做成七段字符显示器。,七段液晶电极也排列成8字形，当没有外加电场时，由于液晶分子整齐地排列，呈透明状态，射入的光线大部分被返回，显示器呈白色；,2. BCD- 七段显示译码器,当有外加电场，并且选择不同的电极组合并加以电压，由于液晶分子的整齐排列被破坏，呈浑浊状态，射入的光线大部分被吸收，故呈暗灰色，可以显示出各种字符来。,

22、液晶显示器的最大优点是功耗极低，工作电压也低，但亮度很差，另外它的响应速度较低。一般应用在小型仪器仪表中。,4.3.2 译码器,七段数码管需要驱动电路，使其点亮。驱动电路可以是TTL电路或者CMOS电路，其作用是将BCD代码转换成数码管所需要的驱动信号，共阳极数码管需要低电平驱动；共阴极数码管需要高电平驱动,如共阴极数码管BS201A,4.3.2 译码器,当某段加高电平时，则点亮，加低电平时，熄灭。那么如果显示某一数字如“3”，则abcdg11111，fe00。,下表为BCD七段显示译码器的真值表（驱动共阴极数码管）,4.3.2 译码器,4.3.2 译码器,从真值表画出Ya Yg的卡诺图，圈“

23、0”然后求反可得各输出端的逻辑式,各输出端的逻辑式为,4.3.2 译码器,注：BCD七段显示译码器，不是最小项译码器，它是将4位BCD码译成7个代码，广义上也是译码器。,7448是就是按照上面的逻辑式设计，并添加一些附加控制端和输出端，集成的BCD七段显示译码器，可以驱动共阴极数码管。其逻辑图如图4.3.16所示,4.3.2 译码器,图4.3.16,其中：,A3A0:四位BCD码的输入端,YaYg：驱动数码管七段字符的7个输出端,4.3.2 译码器,其逻辑符号如图4.3.17所示,4.3.2 译码器,灯测试输入端LT：,当LT0 时，Ya Yg全部置为1，使得数码管显示“8”,4.3.2 译码

24、器,灭零输入RBI：,当A3 A2 A1A0 0000时，若RBI0，则Ya Yg全部置为0，灭灯,4.3.2 译码器,灭灯输入/灭零输出BI/RBO ：,当做为输入端时，若BI/RBO 0，无论输入A3 A2A1A0为何种状态，无论输入状态是什么，数码管熄灭，称灭灯输入控制端,当做为输出端时，只有当A3 A2A1A00000，且灭零输入信号RBI0时，BI/RBO 0，输入称灭零输出端： 因此BI/RBO 0表示译码器将本来应该显示的零熄灭了,图3.3.13为7448驱动共阴极半导体数码管BS201A的工作电路。,4.3.2 译码器,利用RBI 和RBO 的配合，实现多位显示系统的灭零控制，

25、图4.3.19为有灭零控制的8位数码显示系统,4.3.2 译码器,数据选择其就是在数字信号的传输过程中，从一组数据中选出某一个来送到输出端，也叫多路开关。,一、 数据选择器的工作原理,3.3.3 数据选择器,现以双4选1数据选择器74HC153为例说明数据选择器的工作原理,其内部电路如图4.3.20所示,图4.3.20,输出端的逻辑式为,其中数据选择器的逻辑图形符号如图4.3.21所示其中之一的数据选择器的逻辑图如图4.3.22所示,4.3.3 数据选择器,图4.3.21,其中对于一个数据选择器：,4.3.3 数据选择器,其真值表如下表所示,4.3.3 数据选择器,解：“四选一”只有2位地址输

26、入，从四个输入中选中一个；“八选一”的八个数据需要3位地址代码指定其中任何一个，故利用S做为第3位地址输入端，其实现电路如图4.3.22所示,例4.3.4试用双4选1数据选择器74HC153组成8选1数据选择器。,4.3.3 数据选择器,图4.3.22,输出端的逻辑式为,对于4选1数据选择器，在S11时，输出于输入的逻辑式为,若将A1、A0作为两个输入变量，D10D13为第三个变量的输入或其他形式，则可由4选1数据选择器实现3变量以下的组合逻辑函数。,二、 用数据选择器设计组合逻辑电路,4.3.3 数据选择器,例4.3.5 分别用4选1和8选1数据选择器实现逻辑函数,同理，具有n位地址输入的数

27、据选择器，可以产生任何形式输入变量数不大于n1的组合逻辑函数。,4.3.3 数据选择器,解：（1）用四路数据选择器实现,若将B、C作为地址输入线，A或其他形式作为各数据的输入端，将所给的逻辑函数表示成最小项之和地形式，即,双4选1数据选择器74HC153的一个4选1数据选择器的输出端逻辑函数为,4.3.3 数据选择器,则和所给函数相比较得：,令A1=B，A0C，D101，D11D12D13A,(2)由8选1数据选择器实现,先将所给逻辑函数写成最小项之和形式，即,其电路连线如图4.3.23所示,4.3.3 数据选择器,8选1数据选择器74HC151的输出端逻辑式为,4.3.3 数据选择器,比较上

28、面两式，令: A2A，A1B，A0=C，D1D2D3=0， D0D4=D5=D6=D7=1,故其外部接线图如图4.3.24所示,4.3.3 数据选择器,比较上面两式，令: A2A，A1B，A0=C，D1D2D3=0， D0D4=D5=D6=D7=1,例4.3.6试用双4选1数据选择器74HC153构成全减器，设A为被减数，B为减数，CI为低位的借位，D为差，CO为向高位的借位。,解：全减器的真值表为,输出端的逻辑式为,4.3.3 数据选择器,比较令：,4.3.3 数据选择器,则电路的连线图如图4.3.25所示,4.3.3 数据选择器,4.3.4 加法器,一、1位加法器,1.半加器,半加器是只考

29、虑两个1位二进制数相加，不考虑低位的进位。,其真值表为,输出端的逻辑式为,其逻辑电路及逻辑符号如图4.3.26所示,4.3.4 加法器,2. 全加器,全家器除了加数和被加数外，还要考虑低位的进位。其真值表如左表,其输出端的逻辑式为,4.3.4 加法器,由半加器组成的全加器的逻辑电路和逻辑符号如图4.3.27所示,4.3.4 加法器,双全加器74LS183的内部电路是按下式构建的，如图4.3.27所示,4.3.4 加法器,图4.3.27,二 、多位加法器,1.串行进位加法器（行波进位加法器）,图4.3.28所示电路为4位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。,4.3.

30、4 加法器,两个多位二进制数相加，必须利用全加器，1位二进制数相加用1个全加器，n 位二进制数相加用n个全加器。只要将低位的进位输出接到高位的进位输入,图4.3.28,串行进位加法器结构简单，但运算速度慢。应用在对运算速度要求不高的场合。T692就是这种串行进位加法器。,图4.3.28,4.3.4 加法器,输出逻辑式为,2.超前进位加法器,为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（Carry Lookahead）加法器，也成快速进位（Fast carry） 加法器。,4.3.4 加法器,由全加器真值表可知，高位的进位信

31、号的产生是在两种情况下：在AB1；在AB1且CI1。故向高位的进位信号为,设GiAiBi为进位生成函数，Pi AiBi为进位传递函数，则上式可写成,4.3.4 加法器,和为：,74LS283就是采用这种超前进位的原理构成的4 位超前进位加法器，其内部电路如图4.3.29所示,4.3.4 加法器,图4.3.29,以i0和i1为例,4.3.4 加法器,逻辑图形符号如图4.3.30所示。,超前进位加法器提高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。,其中：A3A0为一个四位二进制数的输入；B3B0为另一个二进制数的输入；CI为最低位的进位；CO是最高位的进位；S3S0为各位相

32、加后的和。,4.3.4 加法器,三 、用加法器设计组合逻辑电路,如果能将要产生的逻辑函数能化成输入变量与输入变量相加，或者输入变量与常量相加，则用加法器实现这样逻辑功能的电路常常是比较简单。,例4.3.7 利用4位超前进位加法器74LS283器件组成的电路如图4.3.31所示，试分析电路所能完成的逻辑功能。,4.3.4 加法器,解：写出各输入端的逻辑式,4.3.4 加法器,则当Y70时，74LS283(1)：A30,A2D6，A1=D5，A0D4，74LS283(2)：A3D3, A2D2，A1=D1，A0D0， CI=0,做加法后和为 Y7Y0=0D6D0.,4.3.4 加法器,则当Y71时

33、，74LS283(1)：A31,A2D6，A1=D 5，A0D 4，74LS283(2)：A3D 3, A2D 2，A1=D 1，A0D 0， CI=1,做加法后和为 Y7Y0=1D 6D 0 +1,4.3.4 加法器,故此电路是一个带符号位的二进制求补码电路，Y7为符号位，输入二进制数码为D6D0.,例4.3.8 将BCD的8421码转换为余3码,4.3.4 加法器,解：其真值表如右表所示，则,故实现的电路如图4.3.32所示,图4.3.32,3.3.5 数值比较器,实现比较两个数值大小的逻辑电路即为比较器。,一 、1位数值比较器,设有一位二进制数A和B比较有三种可能结果,实现的电路如图4.

34、3.33所示,图4.3.33,二 、 多位数值比较器,例如：比较两个4为二进制数A3 A2 A1 A0和B3 B2 B1 B0，输出为Y（AB)、 Y（A=B)和Y（AB)。则,在比较两个多位数的大小时，必须自高位向低位逐位比较。,3.3.5 数值比较器,1.多位比较器的原理,3.3.5 数值比较器,图4.3.34为集成4位二进制比较器CC14585的内部逻辑电路,它有三个附加输入端I(AB) ，用于扩展,其中：Y（AB)为比较结果输出端；A3A0及B3B0为两个相比较的4位数码输入端； I（AB)为扩展端。,其逻辑图形符号如图4.3.35所示,3.3.5 数值比较器,其输出端的逻辑式为,3.

35、3.5 数值比较器,当比较两个4位数时，应使 I（AB)=0，I(A=B)=1。,例4.3.9 试用两片CC14585组成一个8位数值比较器。,解：其实现的电路如图4.3.35所示。,图4.3.35,3.3.5 数值比较器,当CD,CC14585(2)的Y（CD)=1,此时可能C7 C6 D7 D6,若C7 C6 D7 D6,则C3 C0 D3 D0, CC14585(2)的I（AB)=1, Y（CD)=1,图4.3.35,3.3.5 数值比较器,例4.3.10 电路如图4.3.36所示，试说明电路的输出Y1、Y2和Y3的逻辑功能。,3.3.5 数值比较器,4.4 组合逻辑电路中的竞争冒险现象

36、(自学）,4.4.1 竞争冒险现象及其成因,1.竞争：把门电路的两个输入信号同时向相反的逻辑电平跳变（一个从1变为0,另一个从0变为1)的现象称为竞争,如图4.4.1所示电路及波形,对于与门，若稳态时，A1,B0或A0,B1时，输出皆为Y0。但在信号的传输过程中，由于门的传输时间不同，造成在时间t内，出现A和B同时高于VIL（max），这样在输出端产生了很窄的脉冲，即Y1，称为电压尖峰或电压毛刺。,2.竞争冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象就叫竞争冒险,4.4.1 竞争冒险现象及其成因,4.4.2 检查竞争冒险现象的方法,1.如果输出端门电路的两个输入信号A和A是输入变量A经过

37、两个不同的传输途径而来，则当输入变量A的状态发生突变时输出端有可能产生尖峰脉冲，故只要输出端的逻辑函数在一定条件下能简化成YA A或 YA A,则可判定存在竞争冒险现象,2.计算机辅助分析,3.实验的方法,一 、接入滤波电容：在门电路的输出端并接一个很小的滤波电容，通常为几十到几百皮法。此方法简单易行，但使得输出波形变差。,二、 引入选通脉冲：门电路的输入要受选通脉冲的控制。,三、 修改逻辑设计：采用增加冗余项的方法。,4.4.3 消除竞争冒险现象的方法,例4.4.1 试判断图4.4.2中的电路是否存在竞争冒险，已知任何瞬时输入变量只可能有一个改变状态。若存在竞争冒险，应如何修改电路。,解：输出端的逻辑式为,当BC1时，,故此电路存在竞争冒险现象。,若将上述逻辑式改为,则当BC1时，无论A 如何变化，Y1.A的状态不会再引起竞争冒险现象。,4.4.3 消除竞争冒险现象的方法,则消除由A带来的竞争冒险的如图4.4.3所示,注:为了使电路所用器件最少，将逻辑函数化简，而为了消除竞争冒险又要增加冗余项，这是一对矛盾。首先不考虑竞争冒险，将逻辑函数化简，然后检查有否竞争冒险现象，再用增加冗余项来消除它。,4.4.3 消除竞争冒险现象的方法,作 业,题4.3 题4.10 题4.12 题4.16 题4.18 题4.19 题4.22,