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1、第六章 采用中、大规模 集成电路的逻辑设计,采用SSI进行逻辑设计时，逻辑设计和元件选择是相互独立的，设计追求的目标是最小化，即尽量减少门和触发器的数量。 采用MSI或LSI进行逻辑设计时，最小化也不再是追求的目标，因为一个器件内门和触发器的数量是确定的。这种设计方法的关键是以MSI和LSI器件的功能为基础，从设计要求的逻辑功能描述出发，合理地选用器件，充分利用器件本身所具有的功能，减少SSI器件和连线的数量。,6.1 二进制并行加法器,二进制并行加法器除能实现二进制加法运算外，还可实现代码转换、二进制减法运算，二进制乘法运算，十进制加法运算等功能。,6.1,全加器的逻辑图,超前进位加法器 提
2、高工作速度的途径：设法减小进位信号的传递时间,进位传递公式,四位二进制超前进位加法电路,PiGi=Gi,例： 用四位二进制并行加法器设计一个将 8421BCD码转换成余3码的代转换电路。,余3码比8421码多3,解：,例： 用四位二进制并行加法器设计一个 四位二进制并行加法/减法器。,解： 利用补码，将减法变为加法,例： 用四位二进制并行加法器设计一个用余3 码表示的一位十进制数加法器。,解： 余3码相加时无进位，结果要减3；有进 位，结果要加3。减3(0011)可以变为加 13(1101)。,例： 用四位二进制并行加法器设计一位8421BCD码十进制数加法器。,解： 8421BCD码相加时有
3、进位或出现冗余码时，结果要加6调整。,函数表达式,6.2 数值比较电路,6.2,函数表达式,一位比较器,74LS85逻辑图,24位串行比较器,24位并行比较器,6.3 译码器,译码器的功能是对具有特定含义的输入代码进行“ 翻译”或“ 辨认”，将其转换成相应的输出信号。,6.3,1. 二进制译码器：将n个输入变量变换成2n个输出函数，且每个输出函数对应于n个输入变量的一个最小项。,用与非门组成的3线8线译码器,逻辑函数表达式,74LS138的引脚图如下:,用两片74LS138组成的4线16线译码器,D0,D1,D2,D3,2. 二十进制译码器：将4位BCD码的10组代码翻译成10个十进制数码。,
4、二十进制译码器电路,例： 用一片74LS138三输入八输出译码器和适当的与非门实现全减器的功能。,例： 用译码器和与门实现逻辑函数 F(A, B, C, D)=m(2, 4, 6, 8, 10, 12, 14),解：,6.4 多路选择器,完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。,6.4,74153型双四选一多路选择器,（a）逻辑图,（b）等效电路,（C）方框图,双十六选一多路选择器,例1： 用多路选择器实现以下逻辑函数功能。 F(A, B, C)=m(2, 3, 5, 6),解：,方案I：采用八路数据选择器,比较上述两个表达式可知：要使WF，只需令A2A，A1B，A0C，且
5、D0D1D4 D70 而D2D3D5D61即可。所以，根据分析可作出用八路选择器实现给定函数的逻辑电路图。,方案II：采用四路数据选择器,四路选择器具有两个选择控制变量，当用来实现三变量函数功能时，应该首先从函数的三个变量中任选两个作为选择控制变量，然后再确定选择器的数据输入。假定选A、B与选择控制A1、A0相连，则可将函数F的表达式表示成如下形式：,显然，要使四路选择器的输出W与函数F相等，只需D00, D11, D2 C, D3C 。由此，可作出用四路选择器实现给定函数功能的逻辑电路图如图所示。,本例的两种方案表明：用具有n个选择控制变量的选择器实现n个变量的函数或n+1个变量的函数时，不
6、需要任何辅助电路，可由选择器直接实现。,当函数的变量比选择器的选择控制变量数多于两个以上时，一般需要适当的逻辑门辅助实现。同时，在确定各数据输入时，通常借助卡诺图。,例2: 下面是一个具有五个输入变量的逻辑函数的真值表，用三个双四选一多路选择器实现。,.,F1(A,B,C,D)=m(0,1,5,7,10,13,15) F2(A,B,C,D)=m(8,10,12,13,15) 作F1 F2的卡诺图(以A= A1 B= A0),逻辑函数.,例3 : 试用一片双四路数据选择器实现下列,.,F1,AB,CD,00,00,01,01,11,11,10,10,0,1,1,0,1,0,1,0,0,0,0,0
7、,1,1,0,1,.,F2,AB,CD,00,00,01,01,11,11,10,10,1,1,1,0,1,0,0,0,0,1,0,0,0,0,0,0,.,比较双4路数据选择器的功能表和输出表达式: A1 A0 1W 2W 0 0 1D0 2D0 0 1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得:,.,6.5 计数器,计数器可分为同步计数器和异步计数器。如果 按进位制分类，则可分为二进制计数器、十进制计数 器等；按功能来分类，又可分为加法计数器、减法 计数器和加/减可逆计数器等。,典型的中规模集成电路计数器（如74LS193） 是四位二进制可逆计数器。,例 : 74
8、LS193四位二进制同步可异计数器.,.,Cr : 清0,D、C、B、A :预置数输入,CPU : 加计数脉冲输入,CPD : 减计数脉冲输入,Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加计数 0 1 d d d d 1 减计数,功能表 :,74LS193型四位二进制可逆计数器逻辑图,例1 : 用74LS193利用反馈归零法构成十进制加法计数器,0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0
9、101,例2 : 用74LS193利用预置数法构成模12减法计数器,.,LD,1111,1110,1101,1100,1011,1010,1001,1000,0111,0110,0101,0100,0011,例3 : 利用两片74LS193构成模147加法计数器.,当Q7 Q6 Q5 Q4Q3 Q2 Q1 Q0=10010011时清0. 实现147加法计数.,例4 : 利用两片74LS193构成模147减法计数器.,6.6 寄存器,寄存器是数字系统中用于存放数据或运算结果的 地方。具有接收数据、存放数据或传送数据的功能。 还应有左、右移位，串、并行输入，串、并行输出以 及预置、清零等功能。,典
10、型的中规模集成电路寄存器（如74LS194） 是四位双向移位寄存器。,Q0、Q1、Q2、Q3: 寄存器状态,MA MB :工作方式选择,CP :工作脉冲,D0、D1、D2、D3:并行数据输入,DR:右移串行数据输入,DL:左移串行数据输入,功能表 :,例 : 用74LS194构成模4计数器。,6.7,(1) 掩模型ROM 由厂家根据用户要求对芯片写入信息,通过掩模工艺在规定的位置制作晶体管(此位为“ 1 ”),不作晶体管(此位为“ 0 ”).用户不能改动. (2) 可编程ROM(PROM) 存储的内容可由用户写入,写“ 0 ”时,烧断晶体管基极的熔丝,写“ 1 ”时保留熔丝.但编程后不能再改变
11、. (3) 可多次编程ROM(EPROM) EPROM在用户编程后还允许用紫外光擦除数据重新编程.EPROM一旦编程后,在使用时只能读出信息而不能写入信息.,ROM的分类：,6.7 只读存储器,2nm(位),ROM的结构：,A1,A0,VCC,地址译码器,W0,W1,W2,W3,F0,F1,F2,F3,V0,V1,V2,V3,.,若A1 A0=01, 则W1为“ 1 ”使三极管V0、 V2 、V3导通而V1截止. 使F0、F2、F3为“ 1 ” ,F1输出为“ 0 ”. 从逻辑电路的角度出发,字线和位线之间构成逻辑“ 或 ”的关系.故:,上图是44 ROM电原理图.,F0=W0+W1 F1=W
12、0 F2=W0+W1 +W2 +W3 F3=W1 +W2 +W3,.,根据地址译码器的功能可以写出字线的表达式为:,代入F0 F3 得:,.,.,将逻辑图画成阵列图:,A1,A1,A0,A0,W0,W1,W2,W3,F0,F1,F2,F3,与,阵,阵,或,列,列,例：用ROM设计一个实现四位8421码转换成Gray码的代码转换电路。,解：选择244的 ROM实现该代码转换电路。,G0,G1,G2,B3,B3,B2,B2,B1,B1,G3,B0,B0,6.8 可编程逻辑阵列,PLA和ROM相比即采用函数最简“ 与或 ”式中的“ 与 ”项来构成“ 与 ”阵列.这样与阵列不再产生2n个最小项,而是产
13、生简化后的与项.这样,一个存储单元就可被多个地址码选中,从而达到节省储存空间的目的.,例1: 分别用ROM和PLA实现下列逻辑函数. F1(A,B,C)=m(2,5,6) F2(A,B,C)=m(4) F3(A,B,C)=m(2,4,5,6),.,.,A,A,B,B,C,C,F1,F2,F3,.,用PLA实现时,先将函数式化简.注意公共项的利用.,以上三式中不同的与项为:,.,.,A,A,B,B,C,C,P1,P2,P3,F1,F2,F3,列,与,阵,阵,列,或,.,例2 : 试用PLA和触发器设计一个6进制加法计数器.,.,Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 Z 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1 1 1 0 d d d d 1 1 1 d d d d,.,Q3n+1=Q1Q2 Q3+Q1Q3 Q2n+1=Q1Q2 Q3+ Q1Q2 J3 =Q1Q2 K3 =Q1 J2 =Q3Q1 K2 =Q1,.,Q1n+1=Q1 Z=Q1Q2 Q3 J1 = K1 =1,.,