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1、微机接口技术与应用 (第六章),本章内容 6.1 半导体存储器 6.2 存储器接口技术 6.3 主存储器接口 6.4 高速缓冲存储器接口,本章首页,半导体存储器,存储器系统：容量大、速度快、成本低,分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器),按制造工艺分,按存取方式分,随机存取存储器(RAM):易失性,只读存储器(ROM):非易失性,掩模ROM:用户不可写入,可编程PROM:用户可写入一次,用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除,电擦除的、可编程E2PROM:可多次写入;电擦除,概述：,6.1 半导体存储器,6.1 半导体存储器（续）,本
2、章首页,半导体存储器的主要性能指标,存储容量:能存储二进制数码的数量,即存储元的个数;mn,1K4, 8KB 存取时间(读写周期):从启动一次存储器操作到完成该操作所经历的时间 功耗:每个存储元消耗功率的大小;w/位、mw/位 可靠性:对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时,存储芯片的组成,本章首页,一、存储器接口应考虑的问题：,1）与CPU的时序配合,慢速存储器:产生“等待申请”,插入等待周期,8086系统总线周期（T周期）,产生等待申请的条件:IO/M、RD/WR、地址译码 等待周期个数控制:READY=0的时间;触发器级数,6.2存储器接口技术,本章首页,2）CPU总线负
3、载能力,小型系统:直接相连 较大系统:加缓冲器或驱动器,3）存储芯片的选用,芯片型号,原则:满足容量要求情况下,尽量选用容量大、集成度高的,构成8KB,1）片选控制的译码方法,线选法:1根高位地址选中1个芯片,用4KB构成12KB,A12=0,选中(1);A13=0,选中(2);A14=0,选中(3),二、存储器地址译码方法,缺点:同线选法,本章首页,部分译码法:高位地址中的部分参与译码,全译码法:所有高位地址译出全部地址空间,用4KB构成32KB,混合译码法:部分译码与线选法结合,用4KB构成24KB,缺点:同线选法,实际中常用经改进后的部分译码法,举例:用2KB的ROM和1KB的RAM构成
4、4KB的ROM(0000H0FFFH)和4KB的RAM(2000H2FFFH)，16位地址,共用6片 2片ROM,4片RAM,地址 分配表,地址位图,本章首页,本章首页,与控制总线的连接,3）存储器与控制总线、数据总线的连接,与数据总线的连接,非字结构的存储芯片多片组合成8位长度,6.3 主存储器接口,EPROM与CPU的接口,1）芯片特性(2716),2K8,存取时间450ns,Vpp:编程电源,编程时,+25V;正常读出时,+5V,工作方式,2）接口方法,低位地址、数据线直接相连 Vcc连+5V,Vpp由开关控制,SRAM与CPU的接口,1）芯片特性(2114),1K4,存取时间450ns
5、,2）接口方法,本章首页,3）接口举例,本章首页,举例:用2716构成4KB的ROM(0000H0FFFH); 用2114构成4KB的RAM(2000H2FFFH)，16位地址,共用2片2716 8片2114,每2片为一组,分析同6.2,DRAM与CPU的接口,1）芯片特性(2164),64K1,存取时间200ns,刷新时间间隔2ms,2）接口方法(借助DRAM控制器),DRAM控制器的构成,本章首页,本章首页,DRAMC8203的功能,8203支持2164时的引脚定义及功能,6.3 主存储器接口（续）,本章首页,用8203控制2组(共16片)2164构成128KB的接口连接,6.4 高速缓冲
6、存储器（Cache）接口,本章首页,地址映象方式,1）全相联映象方式,原则:Cache和MM均划分为页,MM中的任何一页可调入到Cache中的任何一页位置上,256B/页;Cache:32KB,128页;MM:16MB,64K页,12816,高7位地址,本章首页,地址索引机构,3）分组相联映象方式,原则:Cache划分为页,MM划分为段,每段容量与Cache相同,Cache只接收页号相同的页,256B/页;Cache:32KB;MM:16MB,512段,12816,2）直接映象方式,原则:Cache和MM均划分为组,组容量相同;组内直接映象,组间全相联映象,作用:命中时形成Cache的高位地址 特点:按内容存取的相联存储器CAM,TTL器件,本身读写时间延迟极小,所有比较一次完成,置换控制策略,目前大多数32位微处理器中已包含Cache和存储管理部件,本章首页,本章要点 半导体存储器的分类及其主要特点 存储器与CPU接口时应该考虑的问题 片选控制信号产生的方法 EPROM、SRAM的接口电路设计 DRAM接口的特殊性 DRAM控制器的构成及其功能 Cache的地址映象方式及其原理 地址索引机构的作用及其特点,