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1、第五章 半导体存储器,5.1 概述 存储器的分类和主要指标 5.2 随机读写存储器（RAM） 静态RAM、动态RAM、高速RAM、高集成度RAM 5.3 只读存储器（ROM） 掩模ROM、PROM、EPROM 5.4 存储器连接与扩充 芯片选择、容量扩充 5.5 8086/8088与存储器连接,5.1 概述,半导体存储器的分类,随机存取存储器RAM,只读存储器ROM,掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写 Flash
2、 Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除,半导体存储器的主要指标,容量：每个存储器芯片所能存储的二进制数的位数。 存储器容量单元数每单元数据位数(1、4或8) 例：Intel 2114芯片的容量为1K4位，Intel 6264芯片为8K8位。 注：微机（8/16/32/64位字长） 兼容8位机=以字节BYTE为单元 存取速度：只从CPU给出有效的存储器地址到存储器给出有效数据需要的时间,半导体存储器的主要指标,易失性 指存储器的供电电源断开后，存储器中的内容是否丢失 功 耗 半导体存储器在额定工作电压下，外部电源保证它正常工作的前提下所提供的最大电功率称
3、之为功耗 可靠性 指它抵抗干扰，正确完成读/写数据的性能,5.2 随机存取存储器RAM,存储体,每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量2MN 存储单元数存储单元的位数 M：芯片的地址线根数 N：芯片的数据线根数,地址译码电路,译码器,A5 A4 A3 A2 A1 A0,63,0,1,存储单元,64个单元,行译码,A2 A1 A0,7,1,0,列译码,A3A4A5,0,1,7,64个单元,单译码,双译码(显著减少驱动电路数目),单译码结构,双译码方式,片选和读写控制逻辑,片选端CS*或CE* 有效时，可
4、以对该芯片进行读写操作 输出OE*（或RD*） 控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线 写WE*（或WR*） 控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线,片选和读写控制逻辑,存储器芯片的I/O控制,静态RAM,静态随机存取存储器SRAM的基本存储单元一般由六管静态存储电路构成，集成度较低，功耗较大，无需刷新电路，由于存取速度快，一般用作高档微机中的高速缓冲存储器,Intel 6264的引脚图和内部结构,Intel 6264的工作方式,SARM读时序,SARM读时序,tRC :读周期时间 tAA :地址有效到数据出现到外部数据线上的时间 tOR :OE
5、*结束后地址应保持的时间 tRP :读信号有效的时间 tOE : OE*有效到数据出现在外部数据线上的时间 tCW :片号信号有效的宽度 tACE :CE*有效到数据出现在外部数据线上的时间 tRH :地址无效后数据应保持的时间 tOH :OE*结束后数据应保持的时间,SRAM写时序,SRAM写时序,TWC :写周期时间 tAW :地址有效到片选信号失效的间隔时间 TWB :写信号撤销后地址应保持的时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 TWHZ :写信号有效到写入数据有效所允许的最大时间 TDW :写信号结束之前写入数据有效的最小时
6、间 TDH :写信号结束之后写入数据应保持的时间,动态RAM,DRAM的基本存储单元是单个场效应管及其极间电容，必须配备“读出再生放大电路”进行刷新，每次同时对一行的存储单元进行刷新 DRAM一般采用“位结构”存储体： 每个存储单元存放一位 需要8个存储芯片构成一个字节单元 每个字节存储单元具有一个地址,动态RAM的举例Intel 2164,高速RAM,FPM DRAM（Fast Page Mode DRAM，快速页面模式内存） 把连续的内存块以页的形式来处理。即CPU所要读取的数据是在相同的页面内时，CPU只要送出一个行地址信号。 EDO DRAM（Extended Data Out DRA
7、M,扩展数据输出内存） 和FPM的基本制造技术相同，在缓冲电路上有所差别，在本周期的数据传送尚未完成时，可进行下一周期的传送。 SDRAM（Synchronous Burst DRAM, 同步突发内存） 与CPU使用相同的时钟信号 采用了多体存储器结构，有两个存储阵列，一个被CPU读取数据时，另一个已经做好被读取的准备，两者相互自动切换。 支持突发模式，当第一个列地址输入后，自动产生下面若干连续的列地址,高速RAM,DDR（Double Data Rate, 双倍数据速率）SDRAM 传统的SDRAM内存只在时钟周期的上升沿传输指令、地址和数据，而DDR SDRAM内存的数据线有特殊的电路，可
8、以让它在时钟的上下沿都传输数据。 DRDRAM（Direct Rambus DRAM） DRDRAM的接口工作频率为400MHz，由于它能在时钟信号的上升沿和下降沿各传输一次数据，因此数据传输的频率实际上为800MHz，其峰值传输速率可以达到1.6GB/s,5.3 只读存储器ROM,掩膜式只读存储器ROM 由MOS管组成掩膜式只读存储器的结构图如图5-10所示,可编程只读存储器PROM,可编程只读存储器PROM工作原理是存储阵列除了三极管之外，还有熔点较低的连线（熔断丝）串接在每只存储三极管的某一电极上，例如发射极，编程写入时，外加比工作电压高的编程电压，根据需要使某些存储三极管通电，由于此时
9、电流比正常工作电流大，于是熔断丝熔断开路，一旦开路之后就无法恢复连通状态，所以只能编程一次。,可擦除可编程只读存储器EPROM,顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息 使用专门的编程器（烧写器）进行编程 编程后，应该贴上不透光封条 未编程前，每个基本存储单元都是信息1 编程就是将某些单元写入信息0,电擦除只读存储器EEPROM,用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成） 有字节擦写、块擦写和整片擦写方法 并行EEPROM：多位同时进行 串行EEPROM：只有一位数据线,3.3 伪操作命令,闪烁存储器（Flash Memory）,闪烁存储器也称快速擦
10、写存储器，属于EEPROM类型，又称Flash ROM，性能优于普通EEPROM。 内部存储信息在不加电的情况下保持10年左右 可以用比较快的速度将信息擦除以后重写，反复擦写达几十万次，可以实现分块擦除和重写。,闪烁存储器（Flash Memory）,5.4 存储器连接与扩充,存储器芯片选择 类型选择 存储器芯片与CPU的时序配合 为了使CPU能与不同速度的存储器相连接，一种常用的方法是使用“等待申请”信号。该方法是在CPU设计时设置一条“等待申请”输入线。 若与CPU连接的存储器速度较慢，使CPU在规定的的读/写周期内不能完成读/写操作，则在CPU执行访问存储器指令时，由等待信号发生器向CP
11、U发出“等待申请”信号，使CPU在正常的读/写周期之外再插入一个或几个等待周期Tw，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的,存储器容量扩充,位数扩充,存储器容量扩充,单元数扩充,5.5 8088系统与存储器的连接,地址译码,全译码法 部分译码法 线选法,全译码法,全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。 全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多
12、余的令其空闲，以便需要时扩充,全译码法,全译码法,部分译码法,部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。 该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。,部分译码法,部分译码法,线选法,线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。 每根高位地址线接一块芯片，用低位地址线实现片内寻址。 线选法的优点是结构简单，缺点是地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠,线选法,线选法,作业,5-5，5-6，5-7,