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1、FPGA的理想的复位方法和技巧在 FPGA 设计中，复位起到的是同步信号的作用，能够将所有的存储元件设置成已知状态。在数字电路设计中，设计人员一般把全局复位作为一个外部引脚来实现，在加电的时候初始化设计。全局复位引脚与任何其它输入引脚类似，对 FPGA 来说往往是异步的。设计人员可以使用这个信号在 FPGA 内部对自己的设计进行异步或者同步复位。不过在一些提示和技巧的帮助下，设计人员可以找到更加合适的复位结构。理想的复位结构可以改善 FPGA 中器件的利用率、时序和功耗水平。了解触发器复位行为在深入探讨复位技术之前，有必要了解 FPGA Slice 内触发器行为。基于赛灵思 7 系列架构的 F
2、PGA 器件的每个Slice中含有 8 个寄存器，所有这些寄存器都是 D 类触发器。这些触发器共享一个通用的控制集。触发器控制集的组成包括时钟输入(CLK)、高电平有效芯片使能端 (CE) 和高电平有效 SR 端口。触发器中的 SR 端口既可用作同步置位/复位端口，也可用作异步预设/清除端口（见图1）。推断触发器的 RTL 代码也能推断触发器准备使用的复位类型。当复位信号出现在 RTL 过程的敏感列表中时，该代码就会推断异步复位（如图 2a所示）。随后综合工具将推断出一个触发器，该触发器的 SR 端口被配置为预设或清除端口（用 FDCE 或者 FDPE 触发器原语来表示）。在 SR 端口被断言
3、后，触发器的输出会被立即强制赋予给触发器的 SRVAL 属性。在同步复位的情况下，综合工具推断出的触发器，其 SR 端口被配置为置位或复位端口（用FDSE 或 FDRE 触发器原语来表示）。SR 端口被断言后，触发器的输出将在时钟周期的下一个上升沿被强制赋予给触发器的 SRVAL 属性。此外，还可以把触发器的输出初始化为 INIT 属性规定的值。在配置过程中，当全局置位/复位 (GSR) 信号被断言时，INIT 值就会被加载到触发器。赛灵思 FPGA 中的触发器能够同时支持异步的和同步的复位与置位控制。但是，底层触发器每次只能实现一个设置/重设/预设/清除。如果为 RTL 代码中的多个设置/重
4、设/预设/清除状况进行编码，那么其中一种状况的实现将使用触发器的 SR端口，其余的状况则使用架构逻辑，因而会占用更多的 FPGA 资源。如果其中一个状况是同步的，另一个状况是异步的，异步状况的实现将使用 SR 端口，同步状况的实现则使用架构逻辑。一般来说，应尽量避免出现一个以上的设置/重设/预设/清除状况的出现。另外，对于 Slice 中的每个触发器组（4 个触发器为一组），只有一个属性可以确定触发器的 SR 端口是同步的还是异步的。复位方法不管使用哪种复位类型（ 同步或是异步），一般都需要让复位与时钟同步。只要全局复位脉冲的持续时间足够长，器件上所有的触发器都会进入复位状态。但是，取消复位信
5、号的断言必须满足触发器的时序要求，才能保证触发器顺利地从复位状态转换到正常状态。如果不能满足时序要求，触发器就会进入亚稳定状态。另外， 为了某些子系统的正常运行，比如状态机和计数器，所有的触发器必须在同一个时钟边沿退出复位。如果状态机的不同部分在不同的时钟周期退出复位状态，状态机可能会进入非法状态。这就要求取消复位断言必须与时钟同步。对在给定时钟域中使用同步复位方法的设计来说，使用标准的亚稳态解决电路（两个背对背触发器）就足以把全局复位引脚同步到特定的时钟域。这个同步复位信号可以利用触发器上的同步SR 端口初始化该时钟域内的所有存储元件。由于待复位的同步器和触发器都处于同一时钟域，因此该时钟域
6、的标准PERIOD 约束的包括同步器与触发器之间的路径时序。器件中的每个时钟域都需要使用单独的同步器为该时钟域生成一个同步的全局复位。现在进入实质部分。下面是一些具体的提示和技巧，有助于您找到最佳的设计复位策略。技巧 1：当驱动触发器的同步 SR端口时，每个时钟域都需要全局复位的局部版本， 并与该时钟域同步。有时候不能保证设计的某个部分具备有效的时钟。这种情况通常发生在这样的系统中，即系统使用的时钟为恢复时钟，或者系统使用的时钟源于热拔插模块。在这种情况下，可能需要使用触发器上的异步 SR 端口，通过异步复位的方法对设计中的存储元件进行初始化。即便存储元件使用的是异步 SR 端口，取消复位沿断言仍然必须与时钟同步。这项要求主要体现为触发器的复位恢复时序弧，这类似于要求将异步 SR的取消断言沿设置为与时钟的上升沿同步。如果不能满足这个时序弧的要求，就会导致触发器进入亚稳态，同步子系统也会进入异常状态。