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Verilog HDL语言的文件调用问题：include使用方法介绍讯：Verilog中可以使用预处理命令 include 文件名 来包含新文件。include 文件名的位置需要在 module声明之后。这里举个例子便于大家理解，param.h存放了参数LENTH，顶层mult.v使用了它。mult.v代码如下1 module mult （2 input clk,3 input rst,4 input LENTH-1:0 A,5 input LENTH-1:0 B,6 output LENTH-1:0 C7 ）;89 include param.h1011 reg LENTH-1:0 c_reg;1213 always（posedge clk or negedge rst）14 if（rst = 1b0）begin15 c_reg = 32b0;16 end17 else begin18 c_reg = A*B;19 end2021 assign C = c_reg;2223 endmodule24param.h代码如下1 parameter LENTH = 32;综合之后RTL图