第五章中央处理器5.4.ppt

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1、计算机组成原理 Principles of Computer Organization,主讲教师: 韩阳 Michael 2008-11-10,北京化工大学 BUCT 信息科学与技术学院 本科课程教学 CSE32600D,VERSION CSE32600D200601-03 COPYRIGHT 2006EECE&MIC 2008.9.1 ALL RIGHTS RESERVED.,5.4.1 时序控制方式及其变化,2,5.4 时序产生器和控制方式,1.同步控制,各项操作受统一时序控制。,定义：,特点：,有明显时序时间划分，,优缺点：,时序关系简单，时序划分规整， 控制不复杂；,时间安排不合理。,

2、应用场合：,用于CPU内部、设备内部、系 统总线操作,控制逻辑易于集中，便于管理。,(各挂接部件速度相近，传送时间确 定，传送距离较近)。,时钟周期时 间固定，,各步操作的衔接、各部件之间的数 据传送受严格同步定时控制。,各项操作受统一时序控制。,由CPU或其他设备提供,3,2.异步控制,各项操作按不同需要安排时间，不 受统一时序控制。,定义：,特点：,无统一时钟周期划分，,例.异步传送操作, 主设备：,申请并掌握总线权的设备。,各操作间的 衔接和各部件之间的信息交换采用异步应答 方式。,主,从, 从设备：,响应主设备请求的设备。,发/接,接/发,4,主设备获得总线控制权, 操作流程：,主设备

3、询问从设备,主设备发送/接收数据,主设备释放总线控制权,Y,N,主设备输出端与总线连接,主设备输出端与总线断开,5,时间安排紧凑、合理； 控制复杂。,优缺点：,应用场合：,用于异步总线操作(各挂接部 件速度差异大，传送时间不确定，传送距离 较远)。,5.4 时序产生器和控制方式,6,5.4.1 时序控制方式及其变化,3. 联合控制 同步与异步控制相结合,7,5.4 时序产生器和控制方式,大部分操作序列安排在固定的机器周期中，对某些难以确定的操作以执行部件的应答信号作为本次操作的结束； 各条指令周期的机器周期(CPU周期/工作周期)数不固定。,5.4.1 时序控制方式及其变化,4. 同步方式的变

4、化,指令周期长度可变，时钟周期长度不变。,可用计数器指示时钟周期数的变化。,不同指令安排不同时钟周期数,总线周期中插入延长周期,经总线传送一次数据所用的时间(送地址、读/写),5.4 时序产生器和控制方式,8,5.4.1 时序控制方式及其变化,总线周期长度可变，时钟周期长度不变。,总线周期(4T),例.一个总线周期包含4个时钟周期,送地址,读/写数据,结束,同步方式,送地址,读/写数据,结束,总线周期(5T),扩展同步方式,9,同步方式引入异步应答,以固定时钟周期作为时序基础，引入应答思 想。,例.8088最大模式，用一根总线请求/应答线实现总线权的转移。,设备请求总线权,CPU使用总线,CP

5、U使用总线,CPU使用总线,设备使用总线,设备,设备,CPU,CPU响应， 总线权交设备,CPU,设备释放总线权,CPU,设备,若干时钟,若干时钟,10,11,判断,CPU对主存的访问既可采用同步控制方式也可采用异步控制方式。 在主机内部既可采用同步控制方式也可采用异步控制方式。 在CPU内部只能使用同步控制方式。 在主机与外设之间进行数据传送只能使用异步方式。,5.4 时序产生器和控制方式,5.4.1 时序控制方式及其变化,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,用组合逻辑电路实现时序。 微程序控制器中使用的时序信号产生器由时钟源、环形脉 冲发生器、节拍脉冲和读写时序译码逻

6、辑、启停控制逻辑等部分组成。,12,指令时序信号最基本的体制是 电位-脉冲制 时序控制方式：指微操作与时序信号之间采取何种关系相互对应。,5.4 时序产生器和控制方式,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,12,1、计算机 采用的多级时序体制 (1)采用硬连布线逻辑(门电路+触发器组成)的计算机采用三级时序体制： 主状态周期- 节拍电位-节拍脉冲 主状态周期 反映了某个状态周期的持续时间，通常用触发器的状态持续时间表示。 一个主状态周期包含若干个节拍电位。 节拍电位 表示一个CPU周期的时间，包含多个节拍脉冲 节拍脉冲 指的是节拍电位内的控制脉冲,对应了最基本的定时信号.,

7、5.4.2 时序信号产生器,5.4 时序产生器和控制方式,12,（2）微程序控制器设计的计算机的多级时序体制是两级体制： 节拍电位节拍脉冲 节拍电位对应CPU周期 节拍脉冲对应时钟周期,5.4.2 时序信号产生器,主频也叫时钟频率，单位是MHz，用来表示CPU的运算速度。CPU的工作频率（主频）包括两部分：外频与倍频，两者的乘积就是主频。倍频的全称为倍频系数。CPU的主频与外频之间存在着一个比值关系，这个比值就是倍频系数，简称倍频。倍频可以从1.5一直到23以至更高，以0.5为一个间隔单位。外频与倍频相乘就是主频，所以其中任何一项提高都可以使CPU的主频上升。 主频外频倍频,5.4.2 时序信

8、号产生器,外频是CPU与主板之间的同步运行的速度，而且目前的绝大部分电脑系统中外频也是内存与主板之间的同步运行的速度，在这种方式下，可以理解为CPU的外频直接与内存相连通，实现两者见的同步运行状态。 CPU的外频在近几年内有着突飞猛进的进步，从97年流行的66MHz到98年中期的100MHz成为标准。不久前，Intel就推出了133MHz外频的新款CPU，在99年推出样品。紧接着就得到了市场的认可，并且很快133MHz就成为了市场上的主力军。外频速度高，CPU就可以同时接受更多的来自外围设备的数据，从而使整个系统的速度进一步提高。最近，AMD也推出了基于133MHz外频的Athlon CPUA

9、thlon 1.13GHz，加入了133MHz的阵营。,外频指的是CPU与主板连接的速度，这个概念是建立在数字脉冲信号振荡速度基础之上的，而前端总线的速度指的是数据传输的速度 倍频就是CPU的运行频率与整个系统外频运行频率之间的倍数，在相同的外频下，倍频越高CPU的频率也越高。 前端总线是处理器与主板北桥芯片或内存控制集线器之间的数据通道，其频率高低直接影响CPU访问内存的速度。,5.4.2 时序信号产生器,计算机时钟是由主板晶振提供时钟，称为系统总线频率，cpu的实际运行频率是通过内部倍频技术提供，所以要比系统频率（又称外频）高2的整数倍。如：外频100，倍频为4，则cpu主频即为100*4

10、=400。 前端总线（front side bus）是cpu和北桥芯片组通信的通道（内存和cpu交换数据就是通过北桥芯片组），通常，前端总线频率要高于外频。但是与cpu主频不一样的是，前端总线不是通过倍频技术来提高前端总线频率（由于内存部件自身频率不能太高），而是通过增加前端总线宽度的办法实现相对升频。,多功能芯片组简介,芯片组是主板的核心部分，按照位置不同通常叫做南桥芯片和北桥芯片。两个芯片合称为芯片组。 1.北桥芯片：提供对CPU的类型和主频、内存的类型和最大容量、AGP插槽等的支持，并可集成显示芯片（整合芯片组） 2.南桥芯片：提供对PCI插槽、键盘与鼠标控制器、USB、IDE数据传输方

11、式和ACPI（高级电源管理）等的支持，并集成音效、网络适配器、Modem芯片等。 此外，还有一种主板芯片组整合芯片组，这种芯片组在北桥或者GMCH (Graphics and AGP Memory Controller Hub) 芯片中除了内存控制器外，还整合了图形内核等逻辑电路的芯片组。,5.4.2 时序信号产生器,Intel 82915芯片组功能架构,LGA775架构CPU,MCH芯片,ICH6芯片,8个USB2.0接口,PCI Express 16显示接口,DDR2/DDR内存,4个SATA150接口 1个Ultra ATA接口,Matrix Raid 磁盘阵列技术,千兆网卡 IEEE8

12、02.11a/b/g 无线网卡,高保真音效Azalia接口,4个PCI Express 1,6个PCI接口,北桥,南桥,脉冲信号是一个按一定电压幅度，一定时间间隔连续发出的脉冲信号。脉冲信号之间的时间间隔称为周期；而将在单位时间（如1秒）内所产生的脉冲个数称为频率。频率是描述周期性循环信号（包括脉冲信号）在单位时间内所出现的脉冲数量多少的计量名称；频率的标准计量单位是Hz（赫）。 系统时钟就是一个典型的频率相当精确和稳定的脉冲信号发生器。频率在数学表达式中用“f”表示，其相应的单位有：Hz（赫）、kHz（千赫）、MHz（兆赫）、GHz（吉赫）。其中1GHz=1000MHz，1MHz=1000k

13、Hz，1kHz=1000Hz。计算脉冲信号周期的时间单位及相应的换算关系是：s（秒）、ms（毫秒）、s（微秒）、ns（纳秒），其中：1s=1000ms，1 ms=1000s，1s=1000ns。,CPU的主频，即CPU内核工作的时钟频率（CPU Clock Speed）。CPU的主频表示在CPU内数字脉冲信号振荡的速度，与CPU实际的运算能力并没有直接关系。主频和实际的运算速度存在一定的关系，因为CPU的运算速度还要看CPU的流水线的各方面的性能指标（缓存、指令集，CPU的位数等等）。,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,时序信号产生器 时钟源 环形脉冲发生器 时序,13

14、,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,13,时钟源：为环形脉冲发生器提供频率稳定且电平匹配的方波时钟脉冲信号；通常由石英晶体振荡器和与非门组成的正反馈振荡电路组成，输出送至环形脉冲发生器。 环形脉冲发生器：产生一组有序的间隔相等或不等的脉冲序列(通过译码电路来产生最后所需的节拍脉冲)，由边沿触发结构的D触发器构成的移位寄存器形式。,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,启停控制逻辑,节拍脉冲和读写时序译码逻辑,时序产生器框图,IORQ MREQ RD WE T1 T2 T3 T4,保证节拍的完整性,产生计算机所需要的节拍脉冲和读写时序,为环行脉冲发生器提供频率稳定的方波时钟脉冲,产生一组有序的脉冲序列，以便通过译码产生最后需要的节拍脉冲,5.4.2 时序信号产生器,