9-数字集成电路基本单元与版图.ppt

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1、集成电路设计基础,第九章 数字集成电路基本单元,华南理工大学 电子与信息学院 广州集成电路设计中心 殷瑞祥 教授,第九章 数字集成电路基本单元与版图,9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器,2,9.1 TTL基本电路,3,TTL反相器,4,具有多发射极晶体管的3输入端与非门电路,与非门电路,5,TTL或非门,第九章 数字集成电路基本单元与版图,9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器

2、,6,9.2.1 CMOS反相器,7,NMOS和PMOS的衬底分开 NMOS的衬底接最低电位地， PMOS的衬底接最高电位Vdd。 NMOS的源极接地，漏极接高电位； PMOS的源极接Vdd，漏极接低电位。,输入信号Vi加在两管g和s之间，由于NMOS的s接地， PMOS的s接 Vdd，所以Vi对两管参考电位不同。,CMOS反相器的转移特性,8,Vi Vtn 导通,Vi Vdd - |Vtp| 截止 Vi Vdd - |Vtp| 导通,NMOS：,PMOS：,PMOS视为NMOS的负载，可以像作负载线一样，把PMOS的特性作在NMOS的特性曲线上,整个工作区 分为五个区域 A B C D E,

3、CMOS反相器的转移特性(续1),9,A区：0 Vi Vtn,NMOS截止 Idsn = 0 PMOS导通 Vdsn = Vdd Vdsp = 0,反相器转移特性(续2),10,B区： Vtn Vi Vdd,NMOS饱和导通， 等效为电流源,NMOS平方率跨导因子,PMOS平方率 跨导因子,PMOS等效为 非线性电阻,在Idsn的驱动下，Vdsn自Vdd下降, |Vdsp|自0V开始上升。,反相器转移特性(续3),11,C区： Vi Vdd,NMOS导通，处于饱和区； PMOS也导通， 处于饱和区； 均等效于一个电流源。,反相器转移特性(续4),n/p对转移特性的影响,12,反相器转移特性(续

4、5),13,D区： Vdd/2 Vi Vdd/2 +Vtp,与B区情况相反，PMOS导通，处于饱和区，等效一个电流源：,NMOS强导通，等效于非线性电阻,反相器转移特性(续6),PMOS截止， NMOS导通。 Vdsn = 0 |Vdsp| = Vdd Idsp = 0 与A区相反,14,E区：Vi Vdd +Vtp,反相器转移特性(续7),15,CMOS反相器的转移特性和稳态支路电流,反相器转移特性(续8),PMOS和NMOS在5个区域中的定性导电特性。,16,对于数字信号，CMOS反相器静态时，工作在A区 或E区 Vi = 0 (I = 0) Vo = Vdd ( O = 1 ) Vi =

5、 Vdd (I = 1) Vo = 0 ( O = 0 ) 状态转换时：(I = 0) (I = 1) (I =1) (I = 0),Is-s= 0 Pdc= 0,Is-s 0 Ptr 0,CMOS反相器的瞬态特性,研究瞬态特性必须考虑负载电容（下一级门的输入电容）的影响。 脉冲信号参数定义 上升时间tr Vo=10%VomaxVo=90%Vomax 下降时间tf Vo=90%VomaxVo=10%Vomax 延迟时间td Vi=50%VimaxVo=50%Vomax,17,NMOS和PMOS源、漏极间电压的变化过程为： Vdsn：0Vdd |Vdsp|：Vdd0 ，即 123原点,18,CM

6、OS反相器的瞬态特性(续1),Vi从1到0 CL充电,考虑到上拉管导通时先为饱和状态而后为非饱和状态，输出脉冲上升时间可分为两段来计算。,19,CMOS反相器的瞬态特性(续2),Vo|Vtp|,20,CMOS反相器的瞬态特性(续3),饱和状态时,假定VC(0)=0, 恒流充电时间段有,非饱和状态时,NMOS的导通电流开始为饱和状态而后转为非饱和状态，输出脉冲的下降时间也可分为两段来计算。,21,CMOS反相器的瞬态特性(续4),Vi从0到1 CL放电,22,CMOS反相器的瞬态特性(续5),饱和状态,假定VC(0)=Vdd，恒流放电时间段,非饱和状态,tf = tf1 + tf2,反相器电路图

7、到符号电路版图的转换,（a）电路图 （b）漏极连线， （c）电源与地线连线 （d）栅极与输入输出连线,23,各种形式的反相器版图,（a）垂直走向MOS管结构， （b）水平走向MOS管结构， （c）金属线从管子中间穿过的水平走向MOS管结构， （d）金属线从管子上下穿过的水平走向MOS管结构 （e）有多晶硅线穿过的垂直走向MOS管结构,24,并联反相器版图,（a）直接并联（b）共用漏区（c）星状连接,25,CMOS与非门和或非门,与非门和或非门电路： （a）二输入与非门（b）二输入或非门,26,与非门的版图,（a）按电路图转换（b）MOS管水平走向设计,27,或非门版图,（a）输入向右引线（b）

8、输入向上引线,28,传输门,传输门不仅是MOS集成电路中的一种基本电路，而且还是一种基元，因为其它基本电路，如反相器，实际上也是由传输门组成的。,NMOS传输门电路只含有一个MOS管，栅极加控制电压V，衬底接地。 MOS管的漏极D与源极S分别接输入与输出。输出负载是一个电容CL，它是后级的输入电容。,NMOS传输门,MOS管的结构是对称的。 D和S 在结构上没有任何差别。通常， 规定输入端为D，输出端为S。 因为: 这种电路是不加电源电压的； 电路正常工作所需的能量全由输入端提供。 当MOS管导通时，输入电压就对CL充电，在CL上建立输出电压，其能量由输入端提供。或者CL对输入端放电，把能量还

9、给输入端。因而，输出电压总是小于或等于输入电压。 所以，规定输入端为D，输出端为S。,NMOS传输门(续),传输门电路很简单，但分析还相当麻烦。因为: 1) 控制MOS开关导通与否的电压是Vgs = VVO ，而不是V。这里VO既是输出电压，又重新作用在 g-s之间，是百分之百的负反馈，象一个“源极跟随器”。 2) 负载是一个电容CL，它有充放电过程，输出电压Vo是逐步建立起来的。 当开关断开，停止充放电时，电容CL上的电荷将保持不变，相应的输出电压Vo也保持不变（MOS呈高阻态）。 所以，传输门不仅仅是一只开关，而且还有记忆能力。,NMOS传输门(续),规定符号：,NMOS传输门(续),1)

10、 = 0 (V = 0)， NMOS不通， VO和O保持不变， 即 VO=VO， O=O 2) = 1 (V 0) NMOS导通与否取决于Vgs= V -VO 若 VO V -Vtn Vgs Vtn NMOS导通，这时 若Vi VO CL被充电 VO上升 Vomax= V -Vtn 若Vi V -Vtn Vgs Vtn NMOS不通 VO= VO ,NMOS传输门(续),假定： = 0 V = 0 = 1 V = Vdd I = 0 Vi = 0 I = 1 Vi = Vdd 则传输门的输出电压Vo特性为， =0 VO= VO =1 VO= min(Vi， V -Vtn),NMOS传输门(续)

11、,1） 传输门由控制开关通断。 当 = 1，MOS开关导通。 = 1 O=I 当 = 0，MOS开关不通。 = 0 O=O 这时，Vo = Vo，是前一个状态之值。这表示，传输门是一种记忆元件，是一种时序逻辑。 2）当NMOS传输门用作开关以传输逻辑信号时，传输“0”逻辑将是理想的。传输“1”逻辑则不理想，因为电平是蜕化的：尽管输入Vi = Vdd，输出却为Vo = VddVTn。,NMOS传输门(续),NMOS传输门特性,如果电路工作频率较低，状态改变慢，则电容中存储的电荷将消耗掉，O=0，这时，NMOS输入输出逻辑函数关系为,PMOS传输门,1）PMOS管的门限电压VTp是负的，只有当Vg

12、s VTp，即负得足够时才会导通。 2) 在PMOS电路中，通常是加负电源电压Vdd，而正端接地。 3) 衬底接最高电位，即地。,I = input,O = output, = phase(control),PMOS传输门(续),早期的PMOS电路采用负电源，负逻辑，上述各点都正确。然而，PMOS逻辑电路已经淘汰。目前，PMOS管仅用于CMOS电路。它采用正电源，正逻辑。于是，衬底接Vdd。 PMOS传输门的工作原理同NMOS传输门完全一样. 定义：电压变量为Vi，Vo，V； 逻辑变量为I，O，。 = 0 V = 0 = 1 V = Vdd I = 0 Vi = 0 I = 1 Vi = Vd

13、d,PMOS传输门(续),1) = 0 (V = 0) 若 VO Vtp Vgs -Vtp PMOS导通 Vi VO CL充电 VO上升 VO= Vi Vi VO CL放电 VO下降 VO= VOmin= Vtp =0 VO(t)= max(Vi， Vtp) 2 ) = 1 (V = Vdd)， PMOS不通， VO和O保持不变， 即 VO(t)=VO O=O =1 VO= VO,PMOS传输门(续),PMOS传输门用作开关传输逻辑信号时 传输“1”逻辑， 将是理想的。 传输“0”逻辑， 不是理想的。因为电平是蜕化的， 即Vi=0， Vomin=Vtp. PMOS放电放不到底！ PMOS 传输

14、门也是由控制的. =0， MOS导通， 传输信号 =1， MOS截止， VO= VO PMOS 传输门也是一种记忆元件， 可构成时序逻辑,PMOS传输门(续),PMOS传输门特性,PMOS传输门的基本特性为：,在的控制下，传送I = 0 O = I = 1 O = O,CMOS传输门,将NMOS传输门和PMOS传输门的优缺点加以互补， 得到特性优良的CMOS传输门,=0， NMOS和PMOS都不导通， VO(t)= VO(t-Tp) 不传输信号 =1， NMOS和PMOS导通， 有两条通路 若I=0， 则NMOS通路更有效 CL可以放电放到 0 若I=1， 则PMOS通路更有效 CL可以充电充

15、到 1 这样，输出电平要么是0，要么是1(Vdd)，没有电平蜕化，可理想地实现信号传送。,43 / 78,传输门的连接,传输门的连接方式主要有：串联、并联、串并联 通过适当的连接可以实现特定的逻辑关系。,串联,两个NMOS传输门的控制信号分别是1与2,Va是连接点a上的电压。 当两个管子都导通时，最后输出电压 VO应当是Va与(V2VTn)之间的最小值。 Va是前级的输出电压，应当是Vi与(V1VTn)之间的最小值。,VO = min( Va，V2VTn) = minmin(Vi，V1VTn)，(V2VTn) = minVi，V1VTn，V2VTn,传输门串联,传输门串联(续),1 = 0 V

16、1 = 0 2 = 0 V2 = 0 1 = 1 V1 = Vdd 2 = 1 V2 = Vdd I = 0 Vi = 0 I = 1 Vi = Vdd-VTn,22,00,01,11,10,I,0,1,传输门串联(续),1) 控制信号1与2的作用是以联合形式出现的。 若12 = 0 ，总有一个开关不导通，输出就保持在前一个状态之值，VO= VO。 若12 = 1，则两个开关都导通，可以传输数据 2) 传输“0”逻辑是理想的，但传输“1”逻辑则产生电平蜕化。 其蜕 化程度为 min( V1VTn，V2VTn )。 3） 输入I与输出O之间的关系为，O = 12( I ) 12 = 1 O =

17、I 12 = 0 O = O 4） 推广到任意k个传输门串联，有O = 12k( I ) 但电平蜕化更严重。,传输门并联,当12 = 1时，电路是冲突的。因为这时两个传输门都把各自的输入信号传输给共同的输出。 如果两路输入状态相同，且电压值也相等，Vi1 = Vi2，则这类传输仍是许可的。但若两路输入的状态不同，电压值不等，且若两个MOS开关也很理想，则电路就矛盾。,传输门并联(续),V1 V2,Vi1 Vi2,0 0,0 Vdd,Vdd Vdd,Vdd 0,0 0,0 Vdd,Vdd Vdd,Vdd 0,1 2,I1 I2,00,01,1 1,1 0,00,01,11,10,不出现冲突情况下

18、，实现与或逻辑。 使能信号1 2均为0，输出为高阻。,传输门并联(续),从传输的角度出发，逻辑关系表示为： O = 1( I1 ) + 2( I2 ) 即，在1控制下传输I1，而在2控制下传输I2，二者发生线或。 传输门并联可推广到任意k个NMOS传输门的并联： O = 1( I1 ) + 2( I2 ) + + k( Ik ) 需要注意的是，传输门并联，必须保证各个输入的逻辑电平一致，否则，将会出现冲突，需要外电路来强制输入电平趋于一致。,传输门串并联,串并联是传输门网络的最基本形式,O = 13 ( I1 ) + 24( I2 ) + 12 ( I3 ) + 34 ( I4 ) 对一个复杂

19、的传输门网络，上式可写为， O = P1( I1 ) + P2( I2 ) + + Pk( Ik ) 式中Pk是第k路的各控制变量的逻辑乘积,由传输门构成开关逻辑,51,开关逻辑与或门,传输门符号,异或和异或非门电路,52,异或,异或非,B,线或电路,53,要实现线或，两个信号必须只能有一个信号有效，另一个为高阻态,CMOS传输门版图实现,54,三态门,55,三态门版图,56,驱动电路及其版图,57,多个管子并联使用 增大输出驱动能力,第九章 数字集成电路基本单元与版图,9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.

20、5 了解CMOS存储器,58,9.3 数字电路标准单元库设计,59,标准单元设计流程图,库单元设计,标准单元库中的单元电路是多样化的，通常包含上百种单元电路，每种单元的描述内容都包括： （1）逻辑功能； （2）电路结构与电学参数； （3）版图与对外连接端口的位置； 对于标准单元设计EDA系统而言，标准单元库应包含以下三个方面的内容： （1）逻辑单元符号库与功能单元库； （2）拓扑单元库； （3）版图单元库。,60,库单元设计 例,61,简单反相器,第九章 数字集成电路基本单元与版图,9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输

21、出单元 9.5 了解CMOS存储器,62,9.4 焊盘输入输出单元,63,输入单元,主要承担对内部电路的保护,一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。,为防止器件被击穿，必须为这些电荷提供“泄放通路”，这就是输入保护电路。输入保护分为单二极管、电阻结构和双二极管、电阻结构。,输入单元例,64,单二极管、电阻电路,双二极管、电阻保护电路,9.4.2 输出单元,A. 反相输出I/O PAD 顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。图9.37是一种p阱硅栅CMOS结构

22、的反相输出单元，由版图可见构造反相器的NMOS管和PMOS管的尺寸比较大，因此具有较大的驱动能力。,65,输出单元 例,p阱硅栅CMOS反相输出I/O PAD,66,输出单元 例,去铝后的反相器版图,67,输出单元 (续),大尺寸NMOS管版图结构和剖面,68,输出单元 (续),反相器链驱动结构 假设反相器的输入电容等于Cg，则当它驱动一个输入电容为fCg的反相器达到相同的电压值所需的时间为f。如果负载电容CL和Cg的CL/Cg = Y时，则直接用内部反相器驱动该负载电容所产生的总延迟时间为ttol = Y。 如果采用反相器链的驱动结构，器件的尺寸逐级放大f倍，则每一级所需的时间都是f ，N级

23、反相器需要的总时间是Nf。由于每一级的驱动能力放大f倍，N级反相器的驱动能力就放大了f N倍，所以f NY。对此式两边取对数，得： N=lnY/lnf 反相器链的总延迟时间ttol =N*f*=(f/lnf)*lnY,69,输出单元 (续),直接驱动和反相器链驱动负载时的延迟时间曲线,70,输出单元 (续),B. 同相输出I/O PAD 同相输出实际上就是“反相反相”，或采用类似于图9.40所示的偶数级的反相器链。为什么不直接从内部电路直接输出呢？主要是驱动能力问题。利用链式结构可以大大地减小内部负荷。即内部电路驱动一个较小尺寸的反相器，这个反相器再驱动大的反相器，在同样的内部电路驱动能力下才

24、能获得较大的外部驱动。,71,输出单元 (续),C. 三态输出I/O PAD 所谓三态输出是指单元除了可以输出“0”，“1”逻辑外，还可高阻输出，即单元具有三种输出状态。同样，三态输出的正常逻辑信号也可分为反相输出和同相输出。图9.42是一个同相三态输出的电路单元的结构图。 同相三态输出单元电路结构,72,输出单元 (续),同相三态输出单元版图,73,输出单元 (续),D. 漏极开路输出单元 漏极开路结构实现的线逻辑,74,9.4.3 输入输出双向三态单元（I/O PAD）,在许多应用场合，需要某些数据端同时具有输入、输出的功能，或者还要求单元具有高阻状态。在总线结构的电子系统中使用的集成电路

25、常常要求这种I/O PAD。 输入、输出双向三态单元电路原理图,75,第九章 数字集成电路基本单元与版图,9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器,76,9.5 了解CMOS存储器,77,存储单元的等效电路,78,9.5.1动态随机存储器（DRAM）,A. DRAM单元的历史演变过程 (a)含两个存储节点的四晶体管DRAM单元；(b)含两条位线和两条字线的三晶体管DRAM单元；(c)含两条位线和一条字线的双晶体管DRAM单元；(d)含一条位线和一条字线的单晶体管DRAM单元,79,三晶体管

26、DRAM单元的工作原理,80,字线上通过预充电电路将电容C2和C3充电到VDD 字线电容比存储电容C1要大很多,工作原理(续）,在写“l”时序中，VT1接通，电容Cl和C2的电荷共享,在读取“l”过程中，VT3选通，列电容C3通过晶体管VT2和VT3进行放电,81,工作原理(续）,在写0时序过程中C1和C2通过VT1和数据写入晶体管放电,在读取0过程中列电容C3不放电,82,工作原理(续）,对三晶体管DRAM单元进行四个连续操作：写入“l”，读取“1”，写入“0”和读取“0”时的典型电压波形,在预充电周期电流通过VTl和VT2开始对列电容C2和C3进行充电,83,单晶体管DRAM单元的工作过程

27、,带选取线路的典型单晶体管(1-T)DRAM单元；,84,单晶体管DRAM单元的工作过程,85,带控制电路的单晶体管DRAM单元阵列的存储结构,9.5.2 静态随机存储器（SRAM）,86,CMOS SRAM单元的电路拓扑结构,87,9.5.3 闪存,闪存单元由一个带浮栅的晶体管(1967)构成，该晶体管的阈值电压可通过在其栅极上施加电场而被反复改变(编程)。 闪存存储器(1984)的数据编程及擦除方法 (a)热电子注入法 (b) Fowler-Nordheim隧穿法,88,闪存单元的等效耦合电容电路,当给控制栅极和漏极加电压(VCG和VD)时，浮栅的电压(VFG)可以用耦合电容表示为： QF

28、G为存储在浮栅中的电荷，Ctotal为总电容，CFC为浮栅和控制栅之间的电容，CFS，CFB和CFD是浮栅和源极、浮栅和本体、浮栅和漏极之间的电容，VCG和VD分别为控制栅和漏极的电压。,89,闪存单元的等效耦合电容电路（续）,用VT (FG)代替式(9.26)中的VFG并整理可得到导通控制栅晶体管的最小控制栅极电压(VCG)如下： 其中，VT (FG)为导通浮栅晶体管的阈值电压。同样，两种数据存储状态(“0”和“l”)的阈值电压差可表示为：,90,控制栅压具有低和高阈值电压的闪存单元的I-V特性曲线,91,思考题,1画出CMOS标准反相器的电路图和版图。 2画出二输入CMOS与非门和或非门的电路图和版图。 3负载为大尺寸器件时，如何考虑前级电路的驱动能力？ 4列出CMOS存储器的分类和各自的特点。,92,