CMOS反相器的分析与设计.ppt

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1、第3章 CMOS反相器的分析与设计,第3章 CMOS反相器的分析与设计,3.1 CMOS反相器的结构和基本特性 3.2 CMOS反相器的直流特性 3.3 CMOS反相器的瞬态特性 3.4 CMOS反相器的设计,2,3.1 CMOS反相器的结构和基本特性,NMOS管的衬底接地，PMOS管的衬底接VDD。 输入端栅极 输出端？极 如何判断分析器中NMOS和PMOS器件的源漏区？ 是否有衬偏效应？,3,4,CMOS Inverter,特点： Vin作为PMOS和NMOS的共栅极； Vout作为共漏极； VDD作为PMOS的源极和体端； GND作为NMOS的源极和体端,反相器的逻辑符号,3.1 CMO

2、S反相器的结构和基本特性,若输入为“1”(Vin= VDD)： VGSN = VDD ， VGSP = 0V NMOS导通，PMOS截止 输出“0” (Vout = 0V),5,3.1 CMOS反相器的结构和基本特性,若输入为“0”(Vin = 0V)： VGSN = 0V， VGSP=VDD NMOS截止，PMOS导通 输出“1” (Vout = VDD),6,3.1 CMOS反相器的结构和基本特性,无比电路 数字电路中作为开关使用(导通电阻、截止电阻) NMOS下拉开关， PMOS上拉开关,7,3.2 CMOS反相器的直流特性,3.2.1 直流电压传输特性 3.2.2 直流转移特性 3.2

3、.3 直流噪声容限,8,3.2.1 CMOS反相器的直流电压传输特性,输出电平与输入电平之间的关系：直流电压传输特性(VTC) NMOS与PMOS可以同时导通： 并始终有如下关系：,9,3.2.1 CMOS反相器的直流电压传输特性,Vin=VTN的垂直线：NMOS截止/导通 Vin=VDD+VTP的垂直线：PMOS导通/截止 VinVTN=Vout的斜线：NMOS饱和区/线性区 VinVTP=Vout的斜线：PMOS线性区/饱和区,10,3.2.1 CMOS反相器的直流电压传输特性,(1) 0VinVTN，NMOS截止， PMOS线性 Vin在一定范围变化(0VTN)，Vout始终保持VDD。

4、,11,3.2.1 CMOS反相器的直流电压传输特性,(2) VTNVinVout+VTP ，NMOS饱和， PMOS线性 Vout随Vin的增加而非线性地下降, Kr=KN/KP为比例因子。,12,3.2.1 CMOS反相器的直流电压传输特性,(3) Vout+VTPVinVout+VTN，NMOS饱和， PMOS饱和,13,3.2.1 CMOS反相器的直流电压传输特性,(3) Vout+VTPVinVout+VTN，NMOS饱和， PMOS饱和 Vit：逻辑阈值电平(转换电平)， VTC垂直下降 如果VTN = -VTP，KN=KP， 则Vit=VDD/2， Vout/Vin趋向于无穷大。

5、,14,3.2.1 CMOS反相器的直流电压传输特性,(4) Vout+VTNVinVDD+VTP，NMOS线性， PMOS饱和 Vout随Vin的增加而非线性地下降。,15,3.2.1 CMOS反相器的直流电压传输特性,(5) VDDVinVDD+VTP，NMOS线性， PMOS截止 Vin在一定范围变化(VDD+VTP VDD)，Vout始终保持0。,16,3.2.1 CMOS反相器的直流电压传输特性,Vin=VTN的垂直线：NMOS截止/导通 Vin=VDD+VTP的垂直线：PMOS导通/截止 VinVTN=Vout的斜线：NMOS饱和区/线性区 VinVTP=Vout的斜线：PMOS线

6、性区/饱和区,17,18,3区的高度为两个阈值之和,Voltage Transfer Characteristic(VTC),Vout +VTP=Vin,Vout+VTN =Vin,3.2.1 CMOS反相器的直流电压传输特性,理想VTC曲线： (1)为输出高电平区，(2)、(3)、(4)为转变区，(5)为输出低电平区。其中(3)表现为垂线段。 实际VTC曲线： (3)不再是垂线段；偏移。,19,3.2.1 CMOS反相器的直流电压传输特性,VTC的偏移：,20,3.2.2 CMOS反相器的直流转移特性,直流转移特性：直流导通电流Ion随Vin的变化而发生的变化 VTC的输出高/低电平区： I

7、on = 0 VTC的转变区： Ion 0 Vin=Vit时， Ion达到最大值：,21,3.2.3 CMOS反相器的直流噪声容限,直流噪声容限：允许的输入电平变化范围 由单位增益点确定噪声容限： 在VTC的(2)区和(4)区，分别可以找到增益为1的位置； 分别作为输入低电平的最大值VILmax和输入高电平的最小值VIHmin；,22,3.2.3 CMOS反相器的直流噪声容限,如果Kr=1, VTN=VTP=VT,采用对称设计的CMOS反相器有相同的输入高电平和输入低电平的噪声容限。,23,3.2.3 CMOS反相器的直流噪声容限,由逻辑阈值确定噪声容限： 若Vit=VDD/2， VNHM =

8、VNLMVDD/2。 实际情况，VNHMVNLM，最大直流噪声容限由 minVNHM,VNLM 决定。,24,25,例 题,一个CMOS反相器，Kr=1，设VDD = 5V，VTN = 0.8V，VTP = -1V，Cox = 4.610-8 F/cm2，n = 500 cm2/Vs、p = 200 cm2/Vs。由逻辑阈值点确定的最大噪声容限为多少？,26,反相器的直流噪声容限,数字电路中信号在VDD和Gnd之间转换，各种干扰信号，可能使得电路中某些结点的信号电平偏离理想电平（VDD，Gnd），产生所谓的噪声 噪声会对电路的可靠性造成影响,i,(,t,),Inductive coupling

9、,Capacitive coupling,Power and ground,noise,v,(,t,),V,DD,27,数字电路具有可恢复逻辑特性,可恢复逻辑特性,不可恢复逻辑特性,3.3 CMOS反相器的瞬态特性,3.3.1 负载电容 3.3.2 输出电压的上升时间和下降时间 3.3.3 传输延迟时间的计算 3.3.4 电路的最高工作频率,28,3.3.1 CMOS反相器的负载电容,三部分： MOS管的漏-衬底pn结电容CDBN和CDBP ； 下级电路的输入电容Cin； 互连线引起的寄生电容Cl。,29,3.3.1 CMOS反相器的负载电容,pn结电容用平均电容代替： 如果连线较短，连线寄生

10、电容Cl可以忽略。,30,31,0.25 mm CMOS Capacitances,W/L=0.36um/0.25um的NMOS（LD,S0.625um） 根据设计规则，计算出栅和漏端的电容 如果考虑反偏电压和适当的版图优化，二者基本相等，漏端电容甚至更小些,3.3.1 CMOS反相器的负载电容,Cin由下级电路全部NMOS和PMOS的栅电容构成。,栅电容决定于栅面积(WL)和单位面积栅氧化层电容Cox。,32,3.3.2 CMOS反相器输出电压的上升/下降时间,定义： 输出上升时间(tr)： V10%V90% 输出下降时间(tf)： V90%V10%,33,3.3.2 CMOS反相器输出电压

11、的上升/下降时间,(1) 阶跃输入的上升时间 PMOS的导通电流是对负载电容充电的电流： VoutVTP时，PMOS饱和： Vout从V10%上升到VTP的时间：,34,3.3.2 CMOS反相器输出电压的上升/下降时间,(1) 阶跃输入的上升时间 VoutVTP时，PMOS线性： Vout从VTP上升到V90%的时间： 总上升时间：,35,3.3.2 CMOS反相器输出电压的上升/下降时间,(2) 阶跃输入的下降时间 NMOS的导通电流是对负载电容放电的电流： VoutVDDVTN时，NMOS饱和： VoutVDDVTN时，NMOS线性：,36,3.3.2 CMOS反相器输出电压的上升/下降

12、时间,(2) 阶跃输入的下降时间 总的下降时间： 若参数对称，则两时间相等。 两时间主要由负载电容和导电因子决定。,37,3.3.2 CMOS反相器输出电压的上升/下降时间,(3) 非阶跃输入情况 负载电容的充电或放电电流是NMOS和PMOS电流之差： 计算复杂，很难给出解析解。 上升/下降时间不仅与反相器的参数有关，还与输入信号的波形有关。,38,3.3.3 CMOS反相器传输延迟时间的计算,tPHL，tPLH，,39,3.3.3 CMOS反相器传输延迟时间的计算,近似认为tPLH内只有PMOS导通，tPHL内只有NMOS导通： 用最大导通电流的一半作为平均电流： 对称设计时：,40,41,

13、提高反相器的速度,增加器件的宽长比会同时增加导电因子和器件的栅电容和漏区电容 对于固定的大负载电容可以通过增加器件尺寸提高速度 对于小负载，反相器速度不会随着尺寸出现明显增加,42,瞬态响应：仿真波形,tpLH,tpHL,3.3.4 电路的最高工作频率,必须维持输入信号的时间大于电路的延迟时间。 若输入信号的占空比为1：1，则其周期需要满足： 对称设计有利于提高电路的工作频率。,43,3.3.4 电路的最高工作频率,使用环形振荡器测量电路的工作频率及延迟时间： 普遍规律： 其中n是反相器的级数， 应为奇数。,44,45,3.4 CMOS反相器的设计,完成能够实现设计要求的集成电路产品 设计要求

14、： 功能 可靠性 速度 面积 功耗,46,噪声容限：逻辑阈值点 把Vit做为允许的输入高电平和 低电平极限 VNLM=Vit VNHM=VDD-Vit VNLM与VNHM中较小的 决定最大直流噪声容限,1、反相器的可靠性,47,可靠性：噪声容限,面向可靠性最优的设计目标，噪声容限最大就是使得VitVDD/2 在反相器的设计中通过器件尺寸的设计保持电路满足噪声容限的要求 利用噪声容限的设计要求可以得到Wp和Wn的一个方程,48,2、反相器的速度,一般用反相器的平均延迟时间表示速度 也可以分别用上升和下降延迟时间表示 利用速度的设计要求可以得到Wp和Wn的一个方程,49,3、反相器的面积,减小器件

15、的宽度可以减小面积 例如最小面积的要求可以采用最小尺寸的器件尺寸 利用面积的设计要求可以得到Wp和Wn的一个方程,50,4、反相器的功耗,增加器件宽长比会增加电容 电路速度增加也会提高功耗 电源电压的增加 功耗暂时不作为反相器设计的约束,51,反相器设计：综合,利用可靠性、速度和面积约束中的两个就可以得到一组Wp和Wn 对称反相器：对于NMOS和PMOS阈值基本相等的工艺，设计Kr1 对称反相器具有最大的噪声容限和相等的上升和下降延迟，在没有具体设计要求情况下是相对优化的设计,例子,设计一个CMOS反相器，使 ( 1 ) 最大噪声容限不小于0.44VDD， ( 2 ) 且驱动1pF负载电容时上

16、升、下降时间不大于10ns， 设VDD= 5V，VTN= 0.8V，VTP= -0.9V， K N=PCox=12010-6A/V2， K P=nCox=6010-6A/V2 问题:在给定工艺水平下, 如何选择MOS管的尺寸来满足2个要求,先考虑瞬态特性要求,根据,得到：,同理：,取L=0.6m, 则Wn=6.9m, Wp=14.28m 考察直流特性,反相器的最大噪音容限均满足要求。,思考题,如果根据瞬态特性设计，使Vit=2.1V, 应如何调整器件尺寸满足噪声容限要求？ 如果根据瞬态特性设计，使Vit=2.9V， 应如何调整器件尺寸满足噪声容限要求？,此时，VNHM小于2.46V，要适当增大NMOS管的沟道宽度Wn，从而减小Vit。,此时，VNLM小于2.46V，要适当增大PMOS管的沟道宽度Wp，从而增大Vit。,3.4 CMOS反相器的设计,为获得最佳性能，常采用全对称设计： 由于电子迁移率大约是空穴迁移率的2倍，有 此时，逻辑阈值、噪声容限、上升/下降时间最优：,56,3.4 CMOS反相器的设计,实际情况：不可能获得完全对称设计 输入信号较差：考虑噪声容限 负载电容较大：考虑速度 对于大部分内部电路(扇出为1)：考虑面积,57,作业,P71：习题3.4,58,