第4章时序逻辑电路.ppt

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1、第四章 时序逻辑电路,陈清华,4.1概述,时序电路一般结构,触发器,触发器是构成时序逻辑电路的基本单元。它是一种具有记忆功能，能储存1位二进制信息的逻辑电路。,触发器的特点：,触发器,触发器有两个互补的输出端,Q与 。 触发器有两个稳定的工作状态, Q=0, =1称为“0” 状态,Q=1, =0称为“1” 状态 当外界信号还没有到来之前,触发器的工作状态不变。 外界信号可以将触发器置为“0”或“1”状态 。,触发器的分类,基本型,时钟控制型,同步型 主从型 维持阻塞型 边沿型,RS JK D T(T),4.2 触发器,4.2.1 基本RS触发器 4.2.2 同步RS触发器 4.2.3 主从RS

2、触发器、主从JK触发器 4.2.4 边沿触发器,4.2.1 基本RS触发器,1、与非门组成的基本RS触发器,由两个与非门(或者两个或非门)交叉反馈直接耦合而成,（a）电路图,（b）逻辑符号,工作原理：,0 0,1 1,1 1,，不符合触发器的互补输出关系。, 时，,规定RS触发器要遵循 或RS=0的约束条件。,并且当 同时由0变为1时，由于两个与非门的延迟时间不等，使触发器的次态不确定。这种情况是不允许的。,1 1,0,0,工作原理：,1 0,0 1,工作原理：,0 1,1 0,工作原理：,0 1,1 0,1 1,0 1,1 0,1 0,0 1,工作波形图,0 1,1 1,1 0,1 1,0

3、1,0 0,1 1,2、或非门组成的基本RS触发器,（1）电路结构与符号,输入端S和R没有反号“”,表示外界输入的 高电平信号有效。,逻辑符号,工作原理：,0 0,1 0,0 1,1 0,0 1,工作原理：,0 1,1 0,R=0、S=1 时，不论触发器原来处于什么状态，次态 都将变成“1”态，这种情况称将触发器置“1”或置位。,Qn+1,S端称为触发器的置“1”端或置位端(高电平有效),0 1,工作原理：,1 0,0 1,R端称为触发器的置“0”端或复位端(高电平有效),1 0,并且当 同时由1变为0时，由于两个与非门的延迟时间不等，使触发器的次态不确定。这种情况是不允许的。,工作原理：,1

4、 1,0 0,0 0,，不符合触发器的互补输出关系。, 时，,0 0,（2）或非门组成的基本RS触发器特性表,干扰脉冲,干扰输出,4.2.2 同步RS触发器,1，同步RS触发器的结构与符号,时钟控制端,2，同步RS触发器的工作特点,0,0,0,1,1,3，同步RS触发器的工作波形,置 0,保 持,置 1,保 持,空 翻,保 持,置 0,有“空翻”意味着 CP=1期间，仍然 会受到干扰。 进一步改进成为 主从RS触发器,4.2.3 主从RS触发器,将两个同步RS触发器串联就组成主从RS触发器,1、主从RS触发器的结构与符号,有圈“”表示Q在CP下跳沿触发翻转,1,1,1,0,0,1,1,保持不变

5、,2、主从RS触发器的工作特点,0,0,0,1,1,1,1,1,1,0,0,1,1,保持不变,1,0,1,0,1,0,起到置0的作用,0,0,0,1,1,1,0,0,1,总之:,表示从高电平“1”下降到低电平“0”,3、主从RS触发器的工作波形,S R,0 1,1 0,0 1,1 0,主触发器,从触发器,设触发器的初态为0,4、主从JK触发器,主从型触发器抗干扰能力，显著提高。但是主触发器的空翻 问题会影响稳定性。因此设计出边沿触发器。,1 0,0 1,1 0,1 1,设触发器的初态为0,4.2.4 由CMOS传输门组成的边沿触发器,TG1导通、TG2截止 TG3截止、TG4导通,Q,TG1截

6、止、TG2导通 TG3导通、TG4截止,D,CP从0跳变到1以后，即CP=1期间，Q保持不变。,D,Q保持不变。,保持,置0,置1,表示从低电平0上升到高电平1,设触发器的初态为1,符号的归纳：,基本型,基本型,同步型,边沿型 （上升沿）,边沿型 （下降沿）,4.3触发器逻辑功能的描述方法,五种方法:逻辑图、特性表（状态表）、特征方程（状态方程） 状态转换图、时序图。,1、RS触发器,边沿型（下降沿触发）,次态卡诺图,特征方程,（约束条件）,时序图,1 0,0 1,1 0,0 0,0 1,1 0,0 1,设触发器的初态为0,状态转换图,圆圈表状态,箭头表转移方向,标注表转移条件,2、JK触发器

7、,次态卡诺图,特征方程,没有约束条件,时序图,1 0,0 1,1 0,1 1,0 0,0 0,0 1,设触发器的初态为0,状态转换图,3、D触发器,Q,设初态Q=0,时序图,4、T触发器,保持,保持,翻转,翻转,时序图,5、T触发器-T1的T触发器,“1”,6、若干触发器逻辑功能的相互转换,JKD 两个信号输入端的JK触发器加以某些逻辑处理 形成一个信号输入端的D触发器,D,CP,比较它们的特征方程:,可以得到:,所以只要:,注意:转换前的JK触发器是CP下降沿触发有效, 转换后的D触发器仍然是CP下降沿触发有效,DJK,比较它们的特征方程:,可以得到:,需要增加三个与非门 和一个非门,JKT

8、,比较它们的特征方程:,可以得到:,JK RS,比较它们的特征方程:,所以只要:,利用,不要增加任何逻辑,DT,比较它们的特征方程:,所以只要:,需要增加三个与非门 和一个非门,一、概述,时序电路包含触发器（记忆元件） 和逻辑门电路两个部分，整个电路具有反馈。,描述时序电路的方法有：,2，状态特征表,3，状态转换图,4，时序波形图,4.4时序电路的分析方法,时序逻辑电路的分类,没有统一的时钟脉冲信号，各触发器状态的变化不是同时发生，而是有先有后。,按照触发器的动作特点,同步时序逻辑电路,异步时序逻辑电路,所有触发器的状态变化都是在同一时钟信号作用下同时发生的。,输出状态仅与存储电路的状态Q有关

9、，而与输入X无直接关系。,按照输出信号的特点,米里（Mealy）型,摩尔（Moore）型,输出状态不仅与存储电路的状态Q有关，而且与外部输入X也有关。,时序逻辑电路的分析步骤：,时序逻辑电路的分析，就是根据给定的时序逻辑电路图，找出该时序逻辑电路在输入信号及时钟信号作用下，电路的状态及输出的变化规律，从而了解该时序逻辑电路的逻辑功能。, 根据给定逻辑图，写出时序电路的输出方程和各触发器的驱动方程； 将驱动方程代入所用触发器的特征方程，获得时序电路的状态方程； 根据时序电路的状态方程和输出方程，建立状态转移表； 由状态转移表画出状态图，进而画出波形图。 分析电路的逻辑功能。,二、同步时序电路的分

10、析,例一：分析摩尔时序电路所具有的逻辑功能,1,列驱动方程:,2,将驱动方程代入触发器的特征方程得出状态方程:,3,列出输出方程:,4,以000为初态代入状态方程计算,列状态特性表:,初态,第一个CP过后,1,2,第二个CP过后,3,第三个CP过后,4,第四个CP过后,5,第五个CP过后,五个CP脉冲过后,又回到原来的000状态,形成一个有效循环,列出有效循环以外的状态特征表:,初态,1,第一个CP过后,初态,1,第一个CP过后,初态,1,第一个CP过后,两表合并在一起:,状态特性表,5,画出状态转换图,初态,第一个CP,第二个CP,第三个CP,第四个CP,第五个CP,初态,第一个CP,初态,

11、第一个CP,初态,第一个CP,有效循环,无效状态,无效状态,6,画出有效循环 的时序图,初态,0,0,0,0,0,0,0,1,0,1,0,0,0,1,0,1,1,0,1,0,0,0,0,0,0,0,0,1,0,1,0,0,结论:这个电路的功能是同步5进制加计数器(5分频器),（具有自启动功能）,例二:分析米里时序电路的逻辑功能,1,列驱动方程:,2,将驱动方程代入触发器的特征方程得出状态方程:,3,列出输出方程:,4,列状态特性表:,5,画出状态转换图,6,画出时序图,初 态,0,0,0,A=0加计数,A=1减计数,三、异步时序电路的分析,例三：,1,列驱动方程:,2,将驱动方程代入触发器的特

12、征方程得出状态方程:,3,列出输出方程:,4,列状态特性表:,5,画出状态转换图,6,画出有效循环 的时序图,结论： 这个电路的功能 是异步十进制 加计数器 （有自启动功能）,练习：分析下图所示同步时序电路的逻辑功能。,解： 求输出方程和驱动方程, 求状态方程, 列状态表,（摩尔型）, 画状态图,画波形图,设Q2Q1Q0的初始状态为000。, 逻辑功能分析,从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以三次分配给Q0、 Q和Q2各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自启动能力。,闭合回路中的为“有效状态”,

13、闭合回路外的为“无效状态”,当电路处于任一无效状态时，若能在时钟信号作用下进入有效状态，称该电路具有自启动能力；否则，该电路无自启动能力。,练习：分析下图所示异步时序电路的逻辑功能。,解： 求驱动方程, 求状态方程,（摩尔型）, 列状态表,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,1 0 0 0 0 1 1 1,1 0 1 0 1 0 1 0,1 0 0 1 1 0 0 1, 画状态图,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000111110101100011010001000 电路具有递减计数功

14、能，是一个3位二进制异步减法计数器，且具有自启动功能。, 画波形图, 逻辑功能分析,设Q2Q1Q0的初始状态为000。,二 - 五 - 十进制计数器 74LS290,74LS290 内部含有两个独立的 计数电路： 一个是模 2 计数器(CP0为其时钟，Q0为其输出端)； 另一个是模 5 计数器(CP1为其时钟，Q3Q2Q1为其输出端)。,74LS290原理电路图,74LS290功能表,1. SD1 ,SD2是置 9信号输入端，当SD1=SD2 =1时，Q3Q2Q1Q0=1001 。 SD1 ,SD2优先级最高。,2. RD1 ,RD2是置 0信号输入端，当RD1=RD2 =1且SD1和SD2中

15、至少一个为0时，Q3Q2Q1Q0=0000。,3. RD1 和RD2中至少一个为0且SD1和SD2中至少一个为0时，计数。,4.5常用的时序逻辑电路,一、寄存器与移位寄存器,1，寄存器的功能与结构,寄存器是暂时存放二进制代码的器件， 寄存器可以由若干D触发器组成,74LS75的逻辑符号,74LS75的内部逻辑图,2，移位寄存器的功能与结构,移位寄存器不仅能够寄存二进制代码，而且可以将 寄存在内部的二进制代码（数据）进行移位操作。,这在许多数值运算时，都要采用的。,串行右移输入 1101的波形,3,双向移位寄存器74LS194,2M + 2N,4M + 2N,8M + 2N,并 入,MN,MN,

16、M,M,Q0Q1Q2Q3一起右移一位等于Q3Q2Q1Q0 2,M + N,RAM是随机存取存储器，在任意时刻，对任意单元可进行存/取（即：读/写）操作。,4.5.2 随机存取存储器,RAM特点:,灵活程序、数据可随时更改；,易失断电或电源电压波动, 会使内容丢失。,ROM是只读存储器，在正常工作状态只能读出信息，不能随时写入 。,ROM特点：,非易失性信息一旦写入，即使断电，信息也不会丢失，具有非“易失”性特点。常用于存放固定信息（如程序、常数等）。,编程较麻烦需用专用编程器。,RAM的结构与工作原理,存储矩阵用于存放二进制数，一个单元放一位，排列成矩阵形式。,读/写控制电路完成对选中的存储单

17、元进行读出或写入数据的操作。把信息存入存储器的过程称为“写入”操作。反之，从存储器中取出信息的过程称为“读出”操作。,地址译码器的作用是对外部输入的地址码进行译码，以便唯一地选择存储矩阵中的一个存储单元。,1. RAM的基本结构,例如：容量为2561 的存储器,（1）地址译码器,8根列地址选择线,32根行地址选择线,32 8 =256个存储单元,译码方式,单译码,双译码,-n位地址构成 2n 条地址选择线。若n=10，则有1024条地址选择线,- 将地址分成两部分，分别由行译码器和列译码器共同译码 其输出为存储矩阵的行列选择线，由它们共同确定欲选择 的地址单元。,若给出地址A7-A0=001

18、00001，将选中哪个存储单元读/写？,若容量为2564 的存储器，有256个字，8根地址线A7-A0，但其数据线有4根，每字4位。,8根列地址选择线,32根行地址选择线,1024个存储单元,若给出地址A7-A0 = 000 11111，哪个单元的内容可读/写？,10244位,4.5.3、同步计数器,计数器的功能是对CP脉冲的个数进行累加或者累减。,计数器的有效状态数称为计数器的容量， 或者称为计数器的计数长度 或者称为计数器的模,同步计数器的设计步骤:,(1)将具体的逻辑问题抽象成为最简的状态转换图或者状态转换表,(2)画出次态卡诺图及输出变量卡诺图,(3)化简卡诺图得到状态方程和输出方程,

19、(4)选择组成计数器的触发器的种类和数目,(5)比较计数器的状态方程与触发器的特征方程,得到驱动方程,(6)检查是否有自启动功能,如果没有自启动功能,就要进行修正,比如:要求用JK触发器设计一个同步七进制加计数器,(1)状态转换图,(2)卡诺图,(7)画出逻辑图,(3)化简卡诺图,Y=Q2Q1,(4)比较方程,得出驱动方程:,J2=Q1Q0,K2=Q1,(5)检查自启动,令Q2Q1Q0为无效状态111并代入状态方程:,说明111(无效状态)001(有效状态),能够自启动,完整的状态转换图,(6)画逻辑图,J2=Q1Q0,K2=Q1,Y=Q2Q1,2,同步二(2N)进制计数器-用来累计二进制数的

20、计数器,如:设计一个4位二(16)进制加计数器,(1)状态转换图,(2)卡诺图,(3)化简卡诺图,(4)比较方程,得出驱动方程:,(5)检查自启动,没有无效状态,所以不必要检查 自启动,(6)画逻辑图,3,同步十进制加计数器(略),4,D触发器组成有自启动的同步十进制减计数器(教材中P153例4-5),(1)状态转换图,(2)卡诺图,(3)化简卡诺图,(4)比较特征方程 , 得出驱动方程:,(5)检查自启动,设计时,已经考虑到自启动,不必再检查,(6)画逻辑图(采用PLD来代替门电路),5,集成计数器,(1)74161集成二进制计数器,0000 1111,(2)74160集成十进制计数器,00

21、00 1001,6,用74160/74161组成任意进制计数器,(1)用74160组成十进制以内的任意进制计数器,例如组成七进制加计数器:即从06,不会出现7,a,反馈复位法:,当累计CP脉冲的个数到7时立即复位为0,只允许0111存在 非常暂短的时间,具体的电路图: 对照功能表加以理解,进位时出现 脉冲的上升沿,b,反馈预置法(第一种接线方式):,当累计CP脉冲的个数到6时,作预置的准备, 第7个脉冲上升沿到来,则直接置为0,不会出现0111,具体的电路图: 对照功能表加以理解,书上P157(b)图多了一非门,反馈预置法的第二种接线方式:,舍去00000010三个状态,具体的电路图: 对照功

22、能表加以理解,1 1 0 0,1 0 0 1,反馈预置法的第三种接线方式:,舍去10010001三个状态,具体的电路图: 对照功能表加以理解,0 0 0 1,0 1 0 0,(1)用74161组成十六进制以外的任意进制计数器,串行进位的六十进制加计数器,十进制加计数器,1,六进制加计数器,CP2,610=60,并行进位的六十进制加计数器,CP1=CP2,74161(1)的EP=ET=1,随时都处于计数状态,74161(1)每计9个CP脉冲到1001时,74161(2)的EP=ET=1, 才处于计数状态, 第10个CP到来时,74161(1)复位到0000的同时 74161(2)加1,整体反馈预

23、置法组成计数器,1616=256进制(最大长度),实际计数从右到左在0000000001010010范围,0 1 0 0 1 0 1 0,实际为(64+16+2+1)83进制加计数,整体反馈复位法组成计数器,这是几进制加计数器?,图4-61自阅,6,移位寄存器型计数器,无自启动功能的环形计数器,能够右移的移位寄存器,环形计数器,按照时序电路的分析方法可以得到其状态转换图为:,可将其称为4进制计数器,有效循环,5个无效循环,不能够自启动,有自启动功能的环形计数器,其状态转换图为:,有效循环,具有自启动功能,画出有效循环的波形图,有效循环,1 0 0 0,0 1 0 0,0 0 1 0,0 0 0

24、 1,这是一种顺序正脉冲 发生器,74LS138译码器与74160计数器组成的顺序负脉冲发生器:,+5V,A0 A1 A2,A2A1A0 000 001 010 011 100 101 110 111 000 001 010 011 100 101 110 111,7,序列信号发生器,A2A1A0 000 001 010 011 100 101 110 111 000 001 010 011 100 101 110 111,0 1 1 1 0 0 0 1 0 1 1 1 0 0 0 1,P169例4-11,74LS147是优先编码器,其输出的代码是 输入有效信号端 对应十进制数的反码,9的反码为0,即D3D2D1D0=0000,74160连接成为十进制计数器,6的反码为3,即D3D2D1D0=0011,74160连接成为七进制计数器,3的反码为6,即D3D2D1D0=0110,74160连接成为四进制计数器,1的反码为8,即D3D2D1D0=1000,74160连接成为二进制计数器,