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1、智能仪器设计基础,2/52,第五讲 微处理器系统设计,1、基本门电路,反相器,TTL与非门,电平标准：1-2.4V5V; 0-0.8V 输入电压：UIL，UIH 输出电压：UOH，UOL 输入电流：IIL，IIH 输出电流：IOH, IOL 传输延时：tPLH, tPHL,3/52,微处理器系统设计,4/52,微处理器系统设计,2、基本存储单元（1）,5/52,微处理器系统设计,2、基本存储单元（2）,静态RAM的存储单元,6/52,微处理器系统设计,2、基本存储单元（3）,高速RAM IS61LV256 （12ns）,7/52,微处理器系统设计,2、基本存储单元（4）,动态RAM的存储单元及
2、其构成,8/52,微处理器系统设计,2、基本存储单元（5）,ROM的存储单元及其读写原理,EPROM,E2PROM,薄SiO2,9/52,微处理器系统设计,2、基本存储单元（6）,E2ROM&FLASH,10/52,微处理器系统设计,2、基本存储单元（7）,SST39LF/VF200A,11/52,微处理器系统设计,2、基本存储单元（8）,铁电存储器(FRAM),12/52,微处理器系统设计,2、基本存储单元（9）,FM1608,13/52,微处理器系统设计,1、数字电路设计基础,差分方程代表数字电路设计的一般方法 如果数字电路中没有储存单元Qn，则这个电路为组合逻辑电路 如果数字电路中有储存
3、单元Qn，则这个电路为时序逻辑电路 组合逻辑电路的输出y仅仅取决于当前输入x 时序逻辑电路的输出y则取决于当前输入x和当前存储状态Qn 时序的概念来自于存储状态的不断被更新（Qn+1）,14/52,微处理器系统设计,1、数字电路设计基础-组合逻辑设计（1）,2-4译码器真值表,2-4译码器驱动方程,最小乘积项,2-4译码器的实现电路,译码器的每个输出代表输入信号的一个最小乘积项 最小乘积项为组合逻辑电路的最小组成,15/52,微处理器系统设计,1、数字电路设计基础-组合逻辑设计（2）,三输入三输出逻辑的真值表,驱动方程,最小乘积项,逻辑化简,任何组合逻辑电路都可表示为最小乘积项的组合 卡诺图化
4、简的根本原理是提取并合并同类项 例子给出的并不是逻辑上最简的实现，真值表是不完备的,16/52,微处理器系统设计,1、数字电路设计基础-组合逻辑设计（3）,三输入三输出逻辑的真值表,驱动方程,最小乘积项,逻辑化简,17/52,微处理器系统设计,2、数字电路设计基础-时序逻辑设计（1）,同步时序逻辑的电路设计宏单元模型,触发器是时序逻辑电路的元胞，用以存储信息或称状态机 触发器的个数代表状态机的维数 同步时序设计要求所有的状态机的切换总是在时钟的边沿处发生 时钟是时序电路推动力，也是所有时序电路同步工作的基准,练习：基于宏单元模型的设计,18/52,微处理器系统设计,2、数字电路设计基础-时序逻
5、辑设计（2）,同步时序逻辑的电路设计查找表模型,RAM和ROM的存储单元可以作为状态机 地址总线可以作为输入和当前状态的反馈 RAM和ROM中存放每种输入条件下的输出状态，构成查找表结构 必须有专门的写入逻辑电路来实现对查找表的初始化,00,Q1nQ2n,RST=0,01,10,X1=0, X2=1,X1=1, X2=0,11,X1=1, X2=1,X1=1, X2=0,练习：基于查找表模型的设计,19/52,微处理器系统设计,2、数字电路设计基础-时序逻辑设计（3）,几种常用的时序电路,寄存器(Register),移位寄存器(Shifter),计数器（Counter）,20/52,微处理器系
6、统设计,3、微处理器与存储器的并行接口（1）,AT89C52-一个典型的哈佛结构处理器,21/52,微处理器系统设计,3、微处理器与存储器的并行接口（2）,AT89C52的对外访问时序1一程序存储器访问,22/52,微处理器系统设计,3、微处理器与存储器的并行接口（3）,AT89C52的对外访问时序2一数据存储器读,23/52,微处理器系统设计,3、微处理器与存储器的并行接口（4）,AT89C52的对外访问时序2一数据存储器写,24/52,微处理器系统设计,3、微处理器与存储器的并行接口（5）,AT89C52的对外访问时序的时间限制,25/52,微处理器系统设计,3、微处理器与程序存储器的并行
7、接口,AT89C52与程序存储器的连接Flash M29F040,26/52,微处理器系统设计,4、Flash存储器M29F040功能,4Mbit（512Kb8）单电源Flash存储器，5V电压用于编程、读和擦除 访问时间：70ns；字节编程时间：10us； 擦除时间：块擦除1s，芯片擦除2.5s 编程和擦除通过片内控制器完成（P/EC） 电源：5V,27/52,微处理器系统设计,5、M29F040的操作（1）,Flash的操作,Flash的操作命令,28/52,微处理器系统设计,5、M29F040的操作（2）,Flash的读操作,29/52,微处理器系统设计,5、M29F040的操作（3）,
8、30/52,M29F040的读操作时序,M29F040的写操作时序,31/52,微处理器系统设计,6、微处理器与程序存储器M29F040的并行接口,32/52,微处理器系统设计,7、微处理器与数据存储器的并行接口举例,IS61LV256,AT89C52与数据存储器的连接举例,33/52,微处理器系统设计,7、IS61LV256 的接口时序,IS61LV256的读时序,IS61LV256的写时序,34/52,微处理器系统设计,8、AT89C52与数据存储器IS61LV256 的接口,35/52,微处理器系统设计,9、微处理器与外设的并行接口及端口扩展（1）,外设并行端口的扩展Buffer-Lat
9、ch模型,36/52,微处理器系统设计,9、微处理器与外设的并行接口及端口扩展（2）,外设并行端口的扩展举例键盘动态扫描,37/52,微处理器系统设计,9、微处理器与外设的并行接口及端口扩展（3）,外设并行端口的扩展举例LED动态扫描,38/52,微处理器系统设计,10、微处理器与外设的串行接口（1）,MCU与外设的接口分类,并行接口,串行接口,三总线并行接口,GPIO（一般意义I/O口）接口,Buffer-Latch扩展并行接口,简单串行外设总线：SPI、I2C,复杂串行外设总线：USB,简单串行通讯总线：SCI,串行外设接口,GPIB, VXI, PCI,串行通讯接口,复杂串行通讯总线：L
10、AN,有线接口,光纤接口,无线接口,不同物理介质,GPRS， Bluetooth，3G?,39/52,微处理器系统设计,10、微处理器与外设的串行接口（2）SPI设备接口举例,FM25040A,5128 bits SPI接口的铁电存储器（FRAM），总线速度20MHz,40/52,微处理器系统设计,10.2.1 FM25040A的总线连接以及操作命令,FM25040操作命令,FM25040多片总线连接方式,41/52,10.2.2 FM25040A的操作时序,主从模式总线，发出时钟的为主设备 SPI访问需要多个阶段 节省空间增加时间开销 SPI是同步串口 时钟上升沿实现数据的输出和移入,微处理
11、器系统设计,42/52,10、微处理器与外设的串行接口（3）I2C设备接口举例,微处理器系统设计,5128 bits I2C接口串行EEPROM，总线速度400KHz,43/52,微处理器系统设计,10.3.1 24C0x的总线连接,24C0x的总线连接以及器件寻址,I2C主从设备的总线连接方式,44/52,微处理器系统设计,10.3.2 24C0x器件的寻址方式（1）,器件地址的编码格式（Slave address） 器件类型（Device Type Identifier） 器件（或内部页）地址（Device/Page Block Selection） 读/写属性位（R/W）,器件类型： I
12、2C总线被设计成支持各种各样的设备如RAM、EPROM或者EEPROM等。不同设备的类型需要在4位器件类型域中正确给出，对于EEPROM，类型表示符为1010。各种I2C总线设备内部均固定了各自的类型表示符，当设备从I2C总线接收到地址编码信息，将会把编码的器件类型域与其内部标识符进行比较以确保正确的器件被选择。,45/52,微处理器系统设计,10.3.2 24C0x器件的寻址方式（2）,器件的页： I2C总线的最大寻址空间为16Kbits，每2kbits（2568bits）构成一个数据页，一个24C0x包含若干个页，不同器件包含页的个数不同。对器件的寻址其实是对不同页的寻址。如果器件仅包含1
13、个页，则总共可以有8片这样的器件连接到I2C总线上；如果器件包含2个页，则总共可以有4片这样的器件连接到I2C总线上，依此类推。,器件及其内部页的寻址： 24C0x芯片的引脚A2，A1和A0用于选择数据页，如果片内仅有一个页那么A2、A1和A0是齐全的；若片内有两个页，那么外部仅有引脚A2和A1，而无A0，依此类推。芯片从I2C总线上接收到地址编码后，将把编码中的A2、A1和A0域的内容与引脚A2、A1和A0的状态进行比较，如果一致，则芯片被选中。如果芯片有两个页，则地址编码的A2和A1与对应物理引脚的状态进行比较，A0则用于片内不同页的选择。,46/52,10.3.2 24C0x器件的寻址方
14、式（3）,读/写属性： 如果要读取I2C总线设备内部的数据，则该位应该置1；如果写设备，则该位须置0。,字节地址： 24C0x片内每个页包括256个字节，因此这些字节的选择需要专门的8位编址。,微处理器系统设计,47/52,10.3.3 24C0x器件的操作协议（1）,数据串行传输协议： I2C是主从式双向总线，主设备（Master）发出操作时钟，从设备接收时钟并被主设备控制。SDA数据线上的状态只能在SCL为低电平期间改变；SCL为高电平期间SDA线上的变化被保留用于起始和停止状态控制。主从设备通过SCL和SDA交换数据。,微处理器系统设计,48/52,10.3.3 24C0x器件的操作协议
15、（2）,应答（Acknowledge）协议： ACK信号是receiver控制SDA线并发出的低电平信号。当Transmitter发送完8位数据后，它会释放SDA总线并等待Receiver的ACK信号；而被寻址的Receiver在第9个时钟脉冲期间驱动SDA为低电平，然后释放SDA给Transmitter。,微处理器系统设计,49/52,10.3.3 24C0x器件的操作协议（3）,写操作协议字节写（Byte Write）： 选择对指定页内指定地址的单个字节进行写入操作，操作时序如下：,微处理器系统设计,写操作协议页写（Page Write）： 为了减少写操作时间，可以对连续的16个字节进行写
16、入操作，这16个字节组成一个操作页，其起始地址边界地址0x00，0x10，0x20等等，操作时序如下：,50/52,10.3.3 24C0x器件的操作协议（4）,写操作协议应答查询（ACK Polling）： 当Master完成写操作的地址和数据的输入后，即发出Stop信号，则24C0x启动内部写操作，开始真正的写入：此时，如果Master再次执行写操作，即执行完Start和Slave address两步操作后，如果24C0x未完成写入，处于忙状态，则不返回有效的ACK，直到写操作完成后它才发出ACK。,微处理器系统设计,读操作协议当前地址读（Current Address Read）： 24
17、C0x片内有一个地址计数器，它总是保存着最后一次被访问的字节地址，并能自动增1；即如果上次访问的字节地址为n，则下一次访问的地址自动增为n+1。这样，连续的读操作不需要重复输入地址，其操作时序如下：,51/52,10.3.3 24C0x器件的操作协议（5）,读操作协议随机读（Random Read）： 如果希望读取随意的一个字节地址处的数据，则必须执行随机读，随机读操作需要在读操作之前执行一次虚拟写（Dummy Write），即保持Slave address的W/R属性位为0；然后再进行读操作（恢复Slave address的W/R位为1）,微处理器系统设计,读操作协议顺序读（Sequential Read）： 如果希望读取多个连续字节地址的数据，那么可以执行顺序读，它跟随在任意的当前地址读或随机读操作之后，连续读取不需要输入地址。该操作与当前地址读的差异在于它将连续输出24C0x片内的数据，直到Stop信号产生，同时每次数据输出都需要Master进行ACK应答,52/52,谢 谢!,