CMOS加法电路的设计与研究_毕业论文1.doc

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1、西 南 交 通 大 学 毕业设计（论文） CMOS 加法电路的设计与研究 西南交通大学本科毕业设计(论文) 第I页 院 系 信息科学与技术学院 专 业 电子科学与技术（微电子技术方向） 年 级 2005 级 姓 名 李阳 题 目 CMOS 加法电路的设计与研究 指导教师 评 语 指导教师 (签章) 评 阅 人 评 语 评 阅 人 (签章) 成 绩 答辩委员会主任 (签章) 年 月 日 西南交通大学本科毕业设计(论文) 第II页 毕毕 业业 设设 计计 任任 务务 书书 班 级 微电 1 班 学 生 姓 名 李阳 学 号 20052541 专 业 电子科学与技术（微电子技术方 向） 发 题 日

2、期：2008 年 12 月 20 日 完 成 日 期：2009 年 6 月 10 日 题题 目目 CMOS 加法电路设计与研究加法电路设计与研究 题目类型题目类型：工程设计 技术专题研究 理论研究 软硬件产品开发 一、一、设计任务及要求设计任务及要求 要求在 CADENCE 定制设计平台 Vertuso 下，用 AMI05 工艺，设计 1 位全加电路和多位加法电 路，并对各种加法电路的性能进行比较分析。 具体设计任务如下： 1学习 cadence 设计平台 2一位全加电路设计、优化与仿真 3多位加法电路设计与仿真 4加法电路版图设计 5加法器电路性能分析与比较 二、二、应完成的硬件或软件实验应

3、完成的硬件或软件实验 1原理图设计与仿真 2版图设计 三、三、应交出的设计文件及实物（包括设计论文、程序清单或磁盘、实验装置或产品等）应交出的设计文件及实物（包括设计论文、程序清单或磁盘、实验装置或产品等） 1设计论文 2电路原理图和仿真结果 3电路的版图 四、四、指导教师提供的设计资料指导教师提供的设计资料 1CADENCE Virtuoso Layout Editor User Guide 2Virtuoso Schematic Composer User Guide 3Cell design tutorial 五、五、要求学生搜集的技术资料（指出搜集资料的技术领域）要求学生搜集的技术资料

4、（指出搜集资料的技术领域） 西南交通大学本科毕业设计(论文) 第III页 1CADENCE 相关资料 2加法电路相关资料 六、六、设计进度安排设计进度安排 第一部分 学习数字集成电路设计相关知识 （13 周） 第二部分 熟悉 CADENCE 版图设计平台 （45 周） 第三部分 设计电路原理图并仿真、设计版图、撰写设计论文 （616 周） 评阅及答辩 （ 周） 指导教师： 年 月 日 系主任审查意见： 审 批 人： 年 月 日 注：设计任务书审查合格后，发到学生手上。 西南交通大学信息科学与技术学院 2008 年制 西南交通大学本科毕业设计(论文) 第IV页 摘 要 加法电路是数字电路中的一个

5、重要组成部分。它的主要功能是实现两个一位或 多位二进制数的加法运算，并得出相应的和以及进位结果；加法电路在各种运算电 路中都起着重要作用，是一个不可或缺的部分。 对于运算电路，最重要的莫过于其运算速度，通常，晶体管尺寸越大，充放电 速度就越快，运算速度当然也就更快；但从芯片制造的角度来说，晶体管尺寸越大， 版图的面积也就会越大，制造成本会变得很高。因此，需要综合考虑芯片的面积及 工作速度。为了在同等条件下设计出高性能低成本电路，我们需要研究多种电路结 构。 本文设计了几种加法电路结构，包括由一位全加器构成的多位加法电路，多位 超前进位加法电路和由曼彻斯特链结构组成的多位加法电路。从理论研究入手

6、，对 各种结构工作原理深入了解，并设计出原理图。以原理图为基础，首先在 NCVerilog 环境下进行功能仿真，以确定其逻辑功能正确；随后进行模拟仿真， 以确定其延时及工作速度等，该设计过程中遇到的众多信号不同步问题，导致短时 间内逻辑值的错误，我们通过改变晶体管尺寸，重新设计局部电路结构和增加延迟 单元（会牺牲部分工作速度）等方法予以解决，并最终得出正确结果。 所有电路工艺库选用 1.5.1 工艺库，使用 AMI0.6 工艺文件，设计实现多种加法 器。几种结构当中电路最高工作速度可达百兆以上。 关键词：加法器； 超前进位； 曼彻斯特链； 信号同步 西南交通大学本科毕业设计(论文) 第V页 A

7、bstract Adder circuit is an important component of digital circuit. Its main function is to achieve one or more of the two binary operations of addition, to draw and, as well as the corresponding binary results. Adder circuit plays an important role in all kinds of computing circuit and is an indisp

8、ensable part. As for computing circuit, the most important is its computational speed, usually, the greater the transistor size is,the faster charge and discharge speed will be,surely with higher computing speed.But on the other hand, from the chip makers point of view, the greater the transistor si

9、ze, territory the greater will be the area, will become a very high manufacturing costs.Therefore,we need to consider both the work of chip area and speed. In order to design high-performance low-cost circuit Under the same conditions, we need to study the structure of a variety of circuits. In this

10、 paper, the design of the structure of several adder circuit, including a full adder circuit consisting of a number of addition, a number of CLA by the Manchester circuit and the number of chain structure of the adder circuit. Starting from the theoretical research on a variety of insight into the s

11、tructure of the working principle and then design schematic. Based on the schematic, first of all in the NC-Verilog functional simulation environment to determine its correct logic function;then analog simulation, to determine the latency and speed.During the period of design,we encountered in many

12、signal synchronization problem, resulting in a short period of time error of the logic value. We change the transistor sizes, circuit re-design the structure and increase the local delay unit (part of the work will be the expense of speed) and other methods to solve problems, and ultimately reach th

13、e right results. All circuits 1.5.1 Process Selection Process library database, the use of technology AMI0.6 document Design and Implementation of a variety of adder. Several circuit structure of the highest speed up to more than hundreds of megabytes. 西南交通大学本科毕业设计(论文) 第VI页 Keywords: adder; carry-lo

14、okahead; Manchester chain; signal synchronization 目 录 摘 要IV ABSTRACTV 第 1 章 绪 论.1 1.1 加法电路概述及应用.1 1.2 CADENCE VIRTUOSO 开发平台简介1 1.3 Verilog 硬件描述语言简介.3 1.4 本文主要内容.4 第 2 章 全加器加法电路设计与研究.5 2.1 1 位全加器概述及电路设计5 2.1.1 半加器结构全加器电路分析与设计.5 2.1.2 镜像结构全加器电路分析与设计.7 2.1.3 两种加法器综合性能比较.13 2.2 多位全加器电路与版图设计13 第 3 章 超前进位

15、加法电路设计.21 3.1 超前进位加法电路概述及工作原理21 3.2 超前进位加法器电路设计及仿真22 3.3 16 位超前进位加法器电路与版图设计31 第 4 章 曼彻斯特进位链加法电路设计.42 4.1 动态电路概述及曼彻斯特进位链加法器原理分析42 4.2 曼彻斯特进位链加法器设计与仿真44 4.3 曼彻斯特进位链加法器电路优化48 第 5 章 加法电路性能比较.53 结 论.53 致 谢.54 参考文献.55 附 录.55 西南交通大学本科毕业设计(论文) 第1页 第 1 章 绪 论 1.1 加法电路概述及应用 算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。加法器 是

16、很多系统中重要的基本单元，在中央处理单元（CPU）中的算术运算单元 （ALU）有神经质存在，在数字信号处理器中也有它影子，在数字电路中可以说是 用途最广的基本电路之一。加法器的主要功能是实现两个 1 位或多位二进制数的加 法运算，求出各位和及对应的进位信号。正是由于加法电路在各种系统中的广泛应 用，其性能好坏对各种电路系统有着重大意义；因此，对加法电路的学习，分析和 研究就显得十分重要，加法电路的性能提升，对于电路整体性能的提升，有着不可 小觑的作用。 本文分析研究几种常见的加法电路设计方案，如全加器加法器、超前进位加法 器和曼彻斯特进位链加法器等典型结构的加法电路，对加法电路的工作原理进行深

17、 入剖析；在数字电路设计中，电路的结构优化显得尤其重要，同一电路，采用不同 的方案进行设计，其性能指标可以出现较大差异；另外，晶体管尺寸，以及版图的 布局布线方式都对最终生成的电路性能有着重大影响。 现阶段 CMOS（互补金属氧化物半导体）数字集成电路已成为当今住处时代一 种领先的创新技术。由于低功耗，高速，大噪声容限心脏易于设计等固有特点， CMOS 集成电路已经成为当今的主流技术。随着超深亚微米制作工艺、极低的工作 电压和 GHz 级工作频率带来的挑战，对电路的结构及其布局布线的分析设计与仿真 优化就显得特别重要，本文正是基于这样的基础诞生的。 1.2 CADENCE VIRTUOSO 开

18、发平台简介 Cadence Design Systems Inc.是全球最大的电子设计技术 (Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半 导体、计算机系统、网络工程和电信设备、消费电子产品以及其它各类型电子产 品的设计。Cadence 公司的电子设计自动化 （Electronic Design Automation）产 品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC 综合及布局布 线，模拟、混合信号及射频 IC 设计，全定制集成电路设计， IC 物理验证， PCB 设计和硬件仿真建模等。 CADENCE

19、VIRTUSO 开发平台是该公司的其中一款 非常强大的开发工具，它运行于 LINUX 或 UNIX 环境下，功能概涵原理图设计与仿 真、逻辑功能仿真、版图设计、版图验证与仿真等工具。 Virtuoso Schematic Composer 原理图设计工具支持多层次原理图输入，可进行底 西南交通大学本科毕业设计(论文) 第2页 层模块调用。 逻辑仿真：Cadence 为用户提供四种不同能力的逻辑仿真器：Verilog-XL, NC- Verilog, NC-VHDL, NC-Sim。逻辑功能仿真在数字领域的设计显得尤其重要，它可 以在设计之初对电路的逻辑功能进行验证，以免出现由于电路设计或连线出

20、现的问 题而导致的不必要麻烦。它根据硬件描述语言来建立设计模型，通过一定的激励输 入，再将输出结果与正确结果进行比较，以验证功能的正确性。NCVerilog 是一 款方便高效的逻辑仿真器，它将高性能仿真工具的功能和交互设计环境的灵活性结 合在一起，可以在整个 ASIC 设计过程当中使用。本文所有逻辑仿真及功能验证均 由 NC-Verilog 完成。 模拟仿真：模拟仿真是对电路实际工作情况进行模拟，是最终决定电路实际性 能的主要因素之一；因此，其重要性不言而喻。Spectre是Cadence高性能、高精度的 Spice仿真器，其先进的算法结构和技术使其拥有优异的仿真速度、仿真容量和收敛 特性，已

21、广泛获得IC厂商和用户的支持。Spectre和NCVerilog有机结合，实现真正 意义上的混合电路仿真。ADE（Analog Design Environment ）是工业界最完善的从 前端到后端的模拟电路仿真环境，实现Spectre和Spectre/Verilog-XL的无缝连接；交 互式的模拟环境使用户方便进行设计输入、修改、分析、仿真验证及查看仿真结果； 层次化的编辑器方便用户使用不同的CELL View 构造设计层次进行多种组合的仿真 验证，提高设计效率。 本设计使用的仿真器为NCVerilog和spectre。 版图设计：Virtuoso Layout Editor 是 Caden

22、ce 功能强大的全定制数字和模拟 IC 版图编辑器,支持纯多边形、参数化单元、符号化版图与压缩、版图综合等多种 输入方法，快速的设计层次浏览以及多窗口环境使用户同时编辑多个设计。Virtuoso XL 系列工具提供了强大的交互式版图功能来增强定制IC设计的生产率。这些先进 的功能允许设计者在较高抽象级别来处理版图。设计者工作的对象是线，孔及器件， 包括晶体管，电阻，电容等，而不是传统的单个的几何图形。在交互式布局，布线， 编辑及逻辑和物理表示中，工具都会自动地建立和保持同版图数据相关的电连接信 息。同时，这也消除了学习两种不同工具命令的必要性，从而提高了版图设计任务 的生产率。设计者可以交互的

23、在原理图中选择一个或多个器件，并在版图中放置相 应的器件，以此来做快速的初始化布局。该工具内嵌的布线工具，使设计者可以轻 松面对定制IC的布线问题。 设计输入一般包括图形与文本输入两种格式。文本输入包括Verilog和VHDL两 种格式，Verilog具有其独到的优越性，它类似于C等高级计算机语言，使用者更容易 掌握；因此，在工业界，绝大多数设计人员采用Verilog。该语言支持多种不同层次 的描述，并可以转化为Cadence和Synopsys的设计库格式；Cadence系统中的Virtuoso 西南交通大学本科毕业设计(论文) 第3页 Schematic Composer支持多层次逻辑图输入

24、。在输入完成后，可以针对两种不同的输 入进行逻辑仿真，以验证初始的输入是否达到设计要求。 本文图形输入使用 Virtuoso Schematic Composer 作为设计输入工具，文本输入 采用 Verilog。 版图工具：Cadence的Virtuoso XL 系列工具（Layout Editor，Custom Placer，Custom Router） 。版图验证包括设计规则检查（DRC） 、电学规则检查 （ERC） 、版图/逻辑图对比（LVS） 、版图参数提取（LPE）和寄生参数提取（PRE） 。 DIVA是Cadence 软件中的验证工具集，用它可以找出并纠正设计中的错误：它 除了可

25、以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查 （LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误 显示出来，有利于及时发现错误所在，易于纠正。DIVA 工具集包括（1）设计规则 检查（DRC） ， （2）版图寄生参数提取（LPE） （3）寄生电阻提取（PRE） （4）电气 规则检查（ERC） （5）版图与线路图比较程序（LVS） 。DIVA 中各个组件之间是互 相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS 就 先要执行DRC。在Cadence 系统中，DIVA 集成在版图编辑程序Virtuoso 和线路图 编辑程序Compos

26、er 中，在这两个环境中都可以激活DIVA。 本文原理图设计使用 Virtuoso Schematic Composer 作为设计输入工具，参数仿 真使用 Cadence 的 Spectre 仿真器。工艺库选用 NCSU CDK 1.5.1，使用 AMI0.6 工 艺文件。 1.3 Verilog 硬件描述语言简介 早在 1984 年，Gateway Design Automation 公司开始了 Verilog 硬件描述语言的 研发。这种语言得到了集成电路数字系统设计工程师的广泛认可和普遍采用，因此 已经成为了一项工业标准。Verilog 最初是一种靠住址环境支持的专利语言，是第一 种能够支

27、持混合层次（mixed-level）设计表达方式的语言。这些层次包括数字电路 的各种级别的抽象，从开关级、门级、RTL 级一起到更高级别的抽象。仿真环境提 供了功能强大的方法，不但能用于数字系统的设计，不能进行数字系统的测试，即 对正在进行的数字系统设计进行验证4。 Verilog 之所以能在市场上得到认可并占据主导地位，有三个关键因素。第一个 关键因素是，在 Verilog 语言中引入了编程语言接口（PLI） 。利用 PLI，Verilog 用户 可以扩展具有自己的特色的仿真环境。如果用户明白了如何开发 PLI，并成功地采 用 Verilog 扩展了自己的仿真环境 ，那么这些用户就能成为真正

28、的 Verilog 赢家。第 二个关键因素是，Gateway 公司一起密切注意 ASIC 制造厂商的需求。从 1987 年到 西南交通大学本科毕业设计(论文) 第4页 1989 年期间，公司曾努力与 Motorola,NationalUTMC 等 ASIC 厂商在 Verilog 应用和 开发方面加强合作，这些工作使得 Verilog 在这一领域逐渐占据了主导地位。 Gateway 公司认识到，绝大多数的数字逻辑仿真工作是由 ASIC 似人类的设计者完成 的，这一认识啬了 Verilog 取得成功的机会。随着 ASIC 制造厂商提倡使用 Verilog，Verilog 仿真器械逐渐被 ASIC

29、 制造厂商认可，作为接收设计制造订单时的 签字认可测试工具。工业界对 Verilog 的认可，更进一步使得它在数字逻辑设计领域 占据统治地位。最后一个关键因素是，1987 年 Synopsys 公司引入了以 Verilog 为基 础的综合技术，从而支持了 Verilog 取得成功。Gateway 公司为了让 Verilog 在综合 技术方面取得优势，把其专有的 Verilog 使用权授予了 Synopsys 公司，仿真和综合 技术的结合使得 Verilog 成为硬件设计工程师首选的硬件描述语言。 VHDL（VHSIC Hardware Description Language，甚高速集成电路硬

30、件描述语言） 的出现，得到了许多其他 EDA 厂商的强力追捧，使得 VHDL 很快被批准成为 IEEE1364 标准。并且，自从 1995 年以来，根据 Verilog 用户提出的需求，Verilog 做了许多增补。这些增补都已经归入最新推出的 Verilog 标准，IEEE13642001。 今天，Verilog 已经成为数字设计的首选语言，它是综合、验证和布局布线技术的基 础。 1.4 本文主要内容 本文从加法电路基本原理入手，以 CMOS 电路的载体，对几种常见加法电路设 计方案进行分析和研究，其中包括全加器加法电路、超前进位加法电路和曼彻斯特 进位链加法电路等，对各种结构的优劣进行比较

31、。 在任何种类的电路设计过程中，我们都面临着性能和所付出的代价这对矛盾。 在电路设计过程当中，我们一方面要使电路的性能尽可能好，又必需同时考虑成本 问题，因此通常需要做一个折中。在本文中加法电路设计过程当中，遇到的最主要 的问题是通过不同路径的信号很难同时到达端口，这样会导致短时电路的逻辑输出 错误，对于这种情况，我们通过调整电路的结构和晶体管尺寸，在牺牲一部分部分 电路速度的情况下以使信号尽量同步；如果还有少量毛刺之类，可用缓冲器将其滤 掉，但这样的代价是电路的输入到输出的总延迟会进一步增大，从而导致电路最高 工作速度降低。 本论文的结构如下： 第一章是绪论，介绍课题背景、意义以及加法器的应

32、用。 第二章到第四章分别介绍三种不同结构的加法电路，这三种结构分别为：全加 器加法器、超前进位加法器和曼彻斯特进位链加法器；从原理入手进行分析，并详 细介绍了从原理图到逻辑功能验证，再到模拟仿真，参数优化，晶体管尺寸的调整， 西南交通大学本科毕业设计(论文) 第5页 到最终版图的生成，检查及验证。 第五章是对三种加法器进行比较说明。 最后是总结部分。 第 2 章 全加器加法电路设计与研究 2.1 1 位全加器概述及电路设计 全加器是算术运算电路中的基本单元，也是构成多位加法器的基本单元，介于 加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情 况下，我们采用两种结构来构成

33、全加器电路，一种由两个半加器组成，另一种为镜 像结构。在下面的设计中，我们将分别对两种结构进行设计仿真，并将所得结果进 行比较，确定其性能优劣。 2.1.1 半加器结构全加器电路分析与设计 通过对数字电路基础知识的学习我们知道，全加器可以由两个半加器构成；半 加器是完成 1 位二进制数相加的一种组合逻辑电路。两个 1 位二进制的加法运算可 用真值表（表 2-1）表示，其中 S 表示和数，C 表示进位数。由表中逻辑关系可见， 这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。 半加器就是实现表 2-1 中逻辑关系的电路。 表 2-1 半加器真值表1 被加数A加数B和数S进

34、位数C 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 由真值表可得逻辑表达式： （2-1）SABAB （2-2）CAB 根据逻辑代数定律和恒等式，可将上式变换成与非形式： （2-3）SAB A AB B （2-4）CAB 由式（2-3）和（2-4）可得由与非门组成的半加器，如图 2-1(a)所示。 因为半加和是异或逻辑关系，所以半加器也可利用一个集成异或门SABAB 和与门来实现，如图 2-1(b)所示。 西南交通大学本科毕业设计(论文) 第6页 (a) (b) 图 2-1 半加器 (a) 由与非门组成 (b) 由异或门及与门组成 我们对图 2-1(b)的原理图进行仿真，波形

35、如图 2-2： 图 2-2 半加器仿真结果 我们设定的输入信号特征如下： 西南交通大学本科毕业设计(论文) 第7页 信号 A：（高电平持续时间）1ns，T（周期）2ns， 1 T （上升时间）=，（下降时间）=1ps， rise t fall t 以后信号定义符号均如上规定。 信号 B：2ns，T4ns，=1ps。 1 T rise t fall t 通过对仿真结果进行观察，发现求和信号 SUM 的输出存在很大问题，有些地 方甚至逻辑功能错误，通过对内部原理和结构进行分析，发现主要原因是由于其中 输入信号 A 和 B 都有互补变量，在模拟环境中，互补变量的存在会导致信号不同步， 从而引发竞争，

36、造成短时间的逻辑功能错误。同样，用两个半加器组成的全加器也 存在同样的问题。一方面是由于同或异或门延迟大，速度慢，另一方面是因为其中 存在互补变量。经过统计，一个半加器由 18 个晶体管构成，用两个半加器构成一个 全加器所需要的晶体管数量为 48 个，数量很多，且性能不太理想。 2.1.2 镜像结构全加器电路分析与设计 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该 位的进位信号。 根据全加器的功能，可列出它的真值表，如表 2-2 所示。其中和分别是被 i A i B 加数及加数，为相邻低位来的进位数，为本位数和（称全加和）以及为向 i1 C i S i C 相邻高位的进

37、位数。为了得出和的卡诺图，如图 2-3 所示。为了比较方便地获 i S i C 得与或非的表达式，采用包围 0 的方法进行化简得： 11 11 iiiiiii iiiiii SA B CA BCA B CAB C (2-5) 11 11 iiiiii iiiiiii SA B CA BCA B CAB C 11iiiiiiiCA BB CA C (2-6) 11iiiiii i CA BB CA C (a) (b) 图 2-3 全加器的和卡诺图 i S i C (a) 的卡诺图 (b) 的卡诺图 i S i C 西南交通大学本科毕业设计(论文) 第8页 表 2-2 全加器真值表1 输入输出 i

38、 A i B i1 C i S i C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 由式(2-5)和 (2-6)可以画出 1 位全加器的逻辑图，如图 2-4 所示： 图 2-4 全加器 通过前面对全加器原理的及逻辑功能的研究，现在我们对全加器电路已经有一 定程度的了解，开始着手实际电路的设计与分析过程。本节设计的是镜像全加器电 路。 镜像全加器电路的门级电路如前面图 2-4 所示，将门级电路的晶体管放在一起 重新放置，得到晶体管级电路如图 2-5： 西南交通大学本科毕业设计(论文

39、) 第9页 图 2-5 全加器晶体管级电路6 该镜像全加器电路由 14 个 PMOS 和 14 个 NMOS 共 28 个晶体管组成，相比其 它结构，有其独到的优势，一方面它用更少的晶体管实现同样的功能，另一方面， 该结构对于版图设计有一定的好处。 对于图 2-5，A 和 B 分别为当前位的输入信号(即加数和被加数)，C 为前一级的 进位信号，SUM 为求和信号，COUT 为该级进位信号。现在对该电路进行模拟仿真。 输入具有如下特征值的信号： 信号 A：3ns，T6ns，=1ps， 1 T rise t fall t 信号 B：2ns，T4ns，=1ps， 1 T rise t fall t

40、信号 C：1ns，T2ns，=1ps。 1 T rise t fall t 最初，所有晶体管均采用最小尺寸，再根据从输出得到的信息，从实际需要出 发，对各晶体管尺寸行进改进，从而完成第一阶段的电路仿真工作，并确定该原理 图当中所有晶体管的尺寸。 在这一阶段，我们设计和仿真的主要目标是让电路的延时尽可能小，并尽量使 上升和下降延迟相似。仿真结果如图 2-6： 西南交通大学本科毕业设计(论文) 第10页 图 2-6 全加器仿真结果 现在我们通过 CADENCE 自带的计算器对该输出结果进行计算，得到如下信息： 对于进位位 COUT (以下均为最坏情况)： =0.291ns, =0.248ns， p

41、lh t phl t =0.17ns, =0.12ns。 rise t fall t 对于求和位 SUM (以下均为最坏情况)： （上升延迟）=0.547ns, （下降延迟）=0.477ns， plh t phl t =0.13ns, =0.14ns。 rise t fall t 各晶体管的尺寸分别如表 2-3（表中只包含其宽度信息）： 表 2-3 镜像全加器中各晶体管尺寸 标号M0M2M3，M4M5M8M9M1M10，M11 NMOS2.3*1.53.2*1.53.4*1.55.4*1.5 1.5 标号M14M16M17，M18M19M22M23M25M26，M27 PMOS3.2*335*

42、35.4*33 注：表中所有尺寸单位均为(um)，所有晶体管长度均为 0.6um。 确定好全加器的参数后，现在我们由用 4 个一位全加器构成 1 个 4 位加法器， 即是将每一级的进位信号 COUT 接到下一级全加器的输入端 C，连接方式见图 2- 7： 西南交通大学本科毕业设计(论文) 第11页 图 2-7 4 位加法电路 将电路图连接好后，我们对其中的输入输出端口分别进行如下命名： 输入的 4 位加数和被加数分别定义为： A3A0 和 B3B0， 最低位进位信号 C_， 最高位进位信号 C3 4 位输出和分别为 S3S0； 现在进行模拟仿真，输入具有如下特征的信号： A3A0：10ns，T

43、20ns，=1ps， 1 T rise t fall t B3B0：5ns，T10ns，=1ps， 1 T rise t fall t C_：3ns，T6ns，=1ps。 1 T rise t fall t 为了避免因为延迟等过大而导致电路的输出错误，因此这里我们定义的输入信 号周期比前面单个全加器的仿真要大一些。仿真结果如图 2-8： 通过对输出结果进行分析发现，进位信号的输出结果逻辑功能正确，波形也较 平滑，该结果比较理想；但求和信号中存在毛刺，出现毛刺的地方可视为逻辑错误， 更有些地方，虽然没有出现毛刺，但实际已经出现逻辑错误。如果该问题不解决， 加法器性能将会受到很大影响，甚至导致其不

44、能正常工作。 现在我们对造成这些错误的原因进行分析。经过仔细分析我们发现，对于输入 信号，其中的 A 和 B 各位输入不需要经过延时，基本是同时到达各输入端口的；但 对于进位信号 C，由于每经过一级加法器它都会有一定时间的延迟，照此计算，最 低位的进位信号传输到最高位的延迟就相当大，造成一定时间内的逻辑功能不正确。 而之前我们确定的晶体管尺寸在这里看来也不见得是最佳尺寸，需要进行进一步调 整。 西南交通大学本科毕业设计(论文) 第12页 (a) (b) 图 2-8 4 位加法电路仿真结果 (a)进位输出 C3 (b)求和输出 S3S0 对于信号的同步性问题，理论上的一种解决方案是将除最低位外的

45、所有输入信 号 A 和 B 按照需要进行延时，以达到和前一位可能的进位信号同步，以免造成逻辑 功能错误。由于最低位的进位信号每经过一级全加器，相应的延迟会变大，因此， 我们需要对信号 A 和 B 进行的延时是从低位到高位递增的。后面的设计方案当中我 们可以看到，这种设计思路是可行的，在这里我们就不再深究。现在再转回对单个 西南交通大学本科毕业设计(论文) 第13页 全加器电路的研究。 由于 PMOS 和 NMOS 管的电子迁移率不同，要使一个反相器的上升沿和下降 沿基本相等，需要 P 管宽长比是 N 管的两倍。同样的，我们将该原理应用到全加器 设计当中，根据串并联等价原理，各级都采用等价后的最

46、小尺寸。镜像结构全加器 电路中，前面产生进位信号部分和后面产生示和信号部分各有一个反相器，我们将 反相器和其它的分为两部分研究。 至于 1 位全加器电路版图，由于之前所遇到的问题，这里暂时不考虑。 2.1.3 两种加法器综合性能比较 前面两节我们设计了两种不同结构的全加器电路，现在对其进行汇总比较。 两种结构当中，一种是由两个半加器构成，而半加器是由异或门和与门构成；另一 种是直接由优化后的晶体管级镜像电路结构组成。 由半加器组成的全加器电路上层结构看起来很简单，但实际上并不实用，晶体 管数量多，主要是异或与同或门，多达 12 个晶体管，要构成一个全加器，总共需要 48 个晶体管，并且异或门当中存在互补变量，会导致输入信号的不同步，且异或同 或门工作速度较慢。 现在再来看镜像结构全加器电路，它是由更小的门级电路组合，通过一定的结 构优化得到的，总共由 28 个晶体管组成，其中的门级电路都是传输延迟都比较小， 最后得到的输出信号延迟也比较小；与由半加器结构相比，它有明显的优势。因此， 本章后面设计多位加法电路