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1、- I - 设计（论文）题目：设计（论文）题目： 基于基于 FPGA 的数字时钟设计的数字时钟设计 - II - 毕业设计（论文）原创性声明和使用授权说明毕业设计（论文）原创性声明和使用授权说明 原创性声明原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进 行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外， 不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过 贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作 者 签 名： 日 期： 指导教师签名： 日
2、期： 使用授权说明使用授权说明 本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定， 即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业 设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、 缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公 布论文的部分或全部内容。 作者签名： 日 期： - III - 学位学位论论文原文原创创性声明性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得 的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人 或集体已经发表或撰写的成果作品。对本文的研
3、究做出重要贡献的个人和集体， 均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名： 日期： 年 月 日 学位学位论论文版文版权权使用授使用授权书权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保 留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借 阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关 数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名：日期： 年 月 日 导师签名： 日期： 年 月 日 - IV - 摘摘 要要 随着科学技术的飞速发展，系统向着高速
4、度、低功耗、低电压和网络化、移动化方向发 展，各个领域对电路的要求越来越高，传统单一功能的电路很难满足发展的要求，而可编程 逻辑器件（CPLD/FPGA）可以很方便地通过对逻辑结构的修改和配置，完成对系统和设备 的升级。 Verilog HDL 是一种应用广泛的硬件描述语言，可用于从算法级、门级到开关级的多种 抽象层次的数字系统设计。Verilog HDL 语言最大的特点就是易学易用，通过学习和使用， 可以在短时间内掌握该语言。另外该语言的功能强大，可以满足各个层次设计人员的需要， 从高层的系统描述到底层的版图设计，都能很好地支持。 本文就是用 Verilog HDL 语言来描述一个基于 FP
5、GA 的多功能数字时钟的设计。该数字 时钟具备准确计时,时间校准, 定时闹钟, 报时, 数字跑表等功能。本文首先介绍了 FPGA 方 面的基础知识，然后介绍了多功能数字时钟的设计以及源代码开发过程。源代码首先在 Xilinx ISE11 软件上进行仿真、综合，通过后下载到 Aquila 系列开发板上，在 FPGA 器件上 的试验结果表明上述功能全部正确,工作稳定良好。 【关键词关键词】FPGA 数字时钟 Verilog HDL - V - ABSTRACT With the rapid development of science and technology, the system towa
6、rd the high speed, low power consumption, low voltage and networking, mobility management, various areas on the circuit requirements get higher, traditional single-function of the circuit is very hard to meet development requirements, and programmable logic devices (CPLD/FPGA) can be easily passed o
7、n the logical structure of modification and configuration, the system and equipment upgrades. Verilog HDL is a widespread use of the hardware description language can be used from the algorithm level, gate-level to switch-level of the various abstraction levels of system design. Verilog HDL greatest
8、 feature is easy to use, learn and use, in a short period of time can master the language. Meanwhile, the language of the powerful, all levels designed to meet the needs of the staff, The system from the top to bottom describing the layout, can better support. This paper is using Verilog HDL languag
9、e to describe the design of an FPGA-based multifunctional digital timer. This timer has the function of accurate time clock, time calibration, regular alarm clock, timer, digital stopwatch and so on. This paper first introduces the basic knowledge of the FPGA, then introduces the design of the multi
10、functional digital clock and the development of the source code. After the simulation、synthesis on Xilinx ISE11 software, the source code downloads to the Aqulia development box, test results on the FPGA devices shows that all of the above functions are correct and stable. 【Key words】FPGA Digital Cl
11、ock Verilog HDL - VI - 目目 录录 摘 要.I ABSTRACT II 前 言1 第一章 数字时钟概述2 第一节 数字时钟系统及其发展 2 第二节 FPGA 数字时钟的研究现状.3 一、课题相关技术的发展3 二、课题研究的必要性3 第三节 数字时钟的原理介绍及功能要求.4 一、数字时钟的原理介绍4 二、数字时钟的功能要求4 第四节 本章小结.5 第二章 FPGA 数字系统的开发原理.6 第一节 FPGA 技术及其工作原理6 一、FPGA 概述.6 二、FPGA 的基本工作原理.6 第二节 FPGA 的设计流程7 一、设计输入8 二、设计综合8 三、设计仿真8 四、实现9
12、五、下载9 第三节 FPGA 设计的基本原则10 一、硬件原则10 二、面积和速度的平衡与互换原则10 三、系统原则10 四、同步原则11 第四节 FPGA 基本结构及常见技术11 一、FPGA 基本结构.11 二、FPGA 常见技术.13 第五节 本章小结.15 - VII - 第三章 FPGA 开发平台.16 第一节 VERILOG HDL 介绍16 一、Verilog HDL 概述16 二、主要能力17 三、自顶向下的设计方法18 四、模块19 第二节 AQUILA板卡使用说明及主要模块介绍.20 一、电源输入20 二、复位20 三、视频输入输出接口21 四、扩展接口21 五、I2C 地
13、址21 六、指示灯22 七、FPGA 配置.22 八、用户自定义按键23 九、网络接口23 十、RS232 接口.23 第三节 ISE 简要介绍24 一、ISE 概述.24 二、ISE 功能简介.24 三、基于 ISE 的仿真25 第四节 本章小结.26 第四章 数字时钟的设计与实现27 第一节 系统的总体设计.27 第二节 系统结构.28 第三节 功能描述.28 第四节 单元电路设计.29 一、分频模块电路设计与实现29 二、键盘接口30 三、显示模块设计与实现31 第五节 本章小结.32 第五章 系统实现与验证33 第一节 仿真与验证.33 第二节 下载与配置.33 第三节 系统测试结果.
14、35 - VIII - 结 论36 致 谢37 参考文献38 附 录39 一、英文原文39 二、英文翻译46 三、源程序50 - 1 - 前前 言言 现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来 越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展 的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前 者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic,EDA）技术。 本设计采用的 Verilog HDL 是一种全方位的硬件描述语言，具有极强的 描述能力，能支持系统行为级、寄存器传输级和逻
15、辑门级三个不同层次的设 计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能 力强，因此在实际应用中越来越广泛。ASIC 是专用的系统集成电路，是一种 带有逻辑处理的加速处理器。而 FPGA 是特殊的 ASIC 芯片，与其他的 ASIC 芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准 产品无需测试、质量稳定以及可实时在线检测等优点。 在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字 键按下的时候，系统应该完成该键所设置的功能。因此，键信息输入是与软 件结构密切相关的过程。根据键盘的结构不同，采用不同的编码方法。但无 论有无编码以及采用什么样的编码
16、，最后都要转换成为相应的键值，以实现 按键功能程序的转移。 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟 表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通 断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字 化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 - 2 - 第一章第一章 数字时钟概述数字时钟概述 数字时钟在我们生活中其中非常重要的作用，了解数字时钟目前的发展 状况是必需的，对于数字时钟的研究也是非常有必要的。本章还讲述数字时 钟的原理和基本的功能要求。 第一节第一节 数字时钟系统及其发展数字时钟系统及其发展 近年来，
17、随着电子产品的发展，人们对数字时钟的要求越来越高，对人 们的这一需求，用基于 FPGA 设计的智数字时钟，功能强大，界面友好，更 好的满足了人们对它的要求。 现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的 发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技 术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代， 时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间， 一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要 一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。 近些年，随着科技的发展和社会的进步，
18、人们对数字钟的要求也越来越 高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样 式上都发生了质的变化，有电子闹钟、数字闹钟等等。FPGA 在多功能数字 钟中的应用已是非常普遍的，人们对数字钟的功能及工作顺序都非常熟悉。 但是却很少知道它的内部结构以及工作原理。由 FPGA 作为数字钟的核心控 制器，可以通过它的时钟信号进行计时实现计时功能，将其时间数据经控制 输出，利用显示器显示出来。通过键盘可以进行定时、校时功能。输出设备 显示器可以用液晶显示技术和数码管显示技术。 - 3 - 第二节第二节 FPGA 数字时钟的研究现状数字时钟的研究现状 一、课题相关技术的发展一、课题相关技
19、术的发展 当今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。 它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件， 使产品的性能提高，体积缩小，功耗降低.同时广泛运用现代计算机技术，提 高产品的自动化程度和竞争力，缩短研发周期。EDA 技术正是为了适应现代 电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。 美国 Xilinx 公司的可编程逻辑器件采用全新的结构和先进的技术，加上 ISE 开发环境，更具有高性能，开发周期短等特点，十分方便进行电子产品的 开发和设计。 EDA 技术，技术以大规模可编程逻辑器件为设计载体，以硬件描述语言 为系统逻辑描述主要表达
20、方式，以计算机、大规模可编程逻辑器件的开发软 件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方 式设计的电子系统到硬件系统的逻辑编译，逻辑化简，逻辑分割，逻辑映射， 编程下载等工作。最终形成集成电子系统或专用集成芯片的一门新技术。 本设计利用 Verilog HDL 硬件描述语言结合可编程逻辑器件进行的，并 通过数码管动态显示计时结果。数字钟可以由各种技术实现，如单片机等.利 用可编程逻辑器件具有其他方式没有的特点，它具有易学，方便，新颖，有 趣，直观，设计与实验项目成功率高，理论与实践结合紧密，体积小，容量 大，I/O 口丰富，易编程和加密等特点，并且它还具有开放的界面，丰
21、富的设 计库，模块化的工具以及 LPM 定制等优良性能，应用非常方便。因此，本设 计采用可编程逻辑器件实现。 二、课题研究的必要性二、课题研究的必要性 现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的 发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技 术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代， 时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间， 一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要 一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。 - 4 - 近些年，随着科技的发展和社会的
22、进步，人们对数字钟的要求也越来越高， 传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上 都发生了质的变化，有电子闹钟、数字闹钟等等。 第三节第三节 数字时钟的原理介绍及功能要求数字时钟的原理介绍及功能要求 一、数字时钟的原理介绍一、数字时钟的原理介绍 数字时钟使用 4 个两位的计数器来实现，即百分秒计数器、秒计数器、 分计数器和小时计数器每个计数器又分别使用高低位 2 个计数器来实 现其中百分秒数器是 100 进制计数器(高位 l0 进制计数器，低位 10 进制计 数器)，秒计数器和分计数器是 60 进制计数器(高位 6 进制计数器，低位 10 进 制计数器)，小时计数器是
23、24 迸制计数器(高位 2 进制计数器，低位 10 进制计 数器)。 数字时钟首先是百分秒计数器按照系统时钟 CLK_50 进行计数，计数满 100 后向秒计数器进位秒计数器以百分秒计数器的进位位 cnl 为时钟进行计 数，计数满 60 后向分计数器进位分计数器以秒计数器的进位位 cn2 为时钟 进行计数，计数满 60 后向小时计数器进位小时计数器以分计数器的进位位 cn3 为时钟进行计数，计数满 24 后整个系统从 0 开始重新进行计数。 二、数字时钟的功能要求二、数字时钟的功能要求 时钟功能：完成分/时的正确计数并显示，秒由于数码管数目的限制，采 取发光二极管做提示； 闹钟定时：实现定时提
24、醒及定时报时，利用蜂鸣器发出报时声音； 时钟校时：当认为时钟不准确时，可以分别对分/时钟进行调整； 秒表功能：利用 4 个数码管完成秒表显示：其精度达 100ms，可以暂停， 并可随时记时、暂停后记录数据，最大计时为 999.9s。 - 5 - 第四节第四节 本章小结本章小结 本章主要讲述了数字时钟系统及其发展情况，由于本设计主要是研究基 于 FPGA 的数字时钟设计，所以本节也讲述了 FPGA 数字时钟的研究现状， 包括课题相关技术的发展及研究的必要性。本章最后也对数字时钟的原理及 功能要求做了说明。 - 6 - 第二章第二章 FPGA 数字系统的开发原理数字系统的开发原理 FPGA 的开发
25、原理对于了解和掌握 FPGA 是非常重要的，首先必须了解 FPGA 的基本工作原理，再是设计流程和基本原则，最后是 FPGA 的基本结 构和常见技术。 第一节第一节 FPGA 技术及其工作原理技术及其工作原理 一、一、 FPGA 概述概述 FPGA 是现场可编程门阵列（Field Programmable Gate Array）的简称，与 之相应的 CPLD 是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，所以有时 可以忽略这两者的区别，统称为可编程逻辑器件或 CPLD/FPGA。CPLD/ FPGA
26、几乎能完成任何数字器件的功能，上至高性能 CPU，下至简单的 74 电 路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬 件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正 确性，在 PCB 完成以后，利用 CPLD/FPGA 的在线修改功能，随时修改设计 而不必改动硬件电路。使用 CPLA/FPGA 开发数字电路，可以大大缩短设计 时间，减少 PCB 面积，提高系统的可靠性。这些优点使得 CPLA/FPGA 技术 在 20 世纪 90 年代以后得到飞速的发展，同时也大大推动了 EDA 软件和硬件 描述语言 HDL 的进步。 二、二、FPGA 的基本工作原理的
27、基本工作原理 目前，Xilinx 公司生产的 FPGA 都采用基于 SRAM 工艺的查处表（Look- Up-Table）结构，通过烧写文件改变查找表内容的方法实现对 FPGA 的重复 配置，在使用时需要外接一个片外存储器以保存程序。上电时，FPGA 将外 部存储器中的数据读入片内 RAM，完成配置后，进入工作状态；掉电后 FPGA 恢复白片，内部逻辑消失。由数字电路的基本知识可以知道，对于一 个 n 输入的逻辑运算，不管是与或非运算还是异或运算等，最多只可能存在 - 7 - 2n 种结果。所以，如果事先将相应的结果存放于一个存储单元，就相当于实 现了与非门电路的功能。FPGA 的原理也是如此
28、，它通过烧写文件去配置查 找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。 查找表(Look-Up-Table)简称为 LUT，LUT 本质上就是一个 RAM。目前 FPGA 中多使用 4 输入的 LUT，所以每一个 LUT 可以看成是一个 4 位地址线 的 RAM。当用户通过原理图或 HDL 语言描述一个逻辑电路后，PLD/FPGA 开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）写入 RAM，这样，每输入有一个信号进行逻辑运算就等于输入一个地址去进行查 找表，找出地址对应的内容，然后输出即可。 第二节第二节 FPGA 的设计流程的设计流程 FPGA 的基本开发流程主要
29、包括设计输入（design entry） 、设计仿真 （Simulation） 、设计综合（Synthesize） 、布局布线（Place / Inputs reg clk; reg 7:0 din; / Outputs wire 7:0 dout; / Instantiate the Unit Under Test (UUT) test uut .clk(clk), 第四节第四节 本章小结本章小结 本章主要是讲述 FPGA 的开发平台，包括软件开发平台和硬件开发平台。 所以主要介绍了 Verilog HDL 个方面的知识，并对 Xilinx 公司的 ISE 软件做 了说明。硬件也是采用 Xi
30、linx 公司的 Aquila 板卡，本章对 Aquila 板卡以及主 要模块做了非常详细的说明。 - 28 - 第四章第四章 数字时钟的设计与实现数字时钟的设计与实现 本设计最重要的部分是它的设计与实现，以及数字时钟能实现的功能， 本章主要介绍了数字时钟的系统的总体设计，系统结构，功能描述和单元电 路设计。 第一节第一节 系统的总体设计系统的总体设计 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分 频器输出标准秒脉冲。秒计数器满 60 后向分计数器进位，分计数器满 60 后 向小时计数器进位，小时计数器按照“24 翻 1”规律计数。计满后各计数器清 零，重新计数。 数字钟实际
31、上是一个对标准频率（1HZ）进行计数的计数电路。由于计 数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一 个校时电路，同时标准的 1HZ 时间信号必须做到准确稳定。通常使用石英晶 体振荡器电路构成数字钟。 由于 FPGA 芯片是基于 SRAM 工艺的，不具备非易失特性，断电后将丢 失内部逻辑配置。在每次上电后，都需要从外部非易失存储器中导入配置比 特流。因此选择外部 Flash 芯片，由 FPGA 芯片 XC3SD3400A 实现时钟控制 模块和人机交互模块，如图 4.1 所示。 FLASH 键盘 LED数码管 电源模块 25MHz蜂鸣器 图 4. 1 系统总体框图 - 29
32、 - 第二节第二节 系统结构系统结构 图 4.2 为数字时钟的系统结构图，下面介绍一下各主要结构的功能： 时钟产生电路。将开发板上的时钟信号经过分频得到不同频率的时钟， 分别作用于定时计数、调整 LED 闪烁、去除按键抖动和 LED 扫描。 控制逻辑电路。完成电子钟的系统逻辑控制，包括计时控制、时间设 定、显示扫描的逻辑控制，可完成系统复位、设定和调整时间的功能。在本 设计中控制逻辑电路中增加了按键消除抖动电路，所有按键信号在作用前都 经过按键消除抖动电路，将不该存在的噪声虑掉可防止计数超过一次的误操 作。 计时电路。主要按照时钟模式完成计时功能。 译码电路。根据计时模块的状态输出值来确定对应
33、位的数据，从而驱 动显示电路。 显示控制电路。主要执行选择所对应位的数据功能，显示正确的时间。 控制逻辑电路时钟产生电路 计时电路译码电路显示控制电路 LED显示 25MHz 图 4.2 数字时钟的系统结构图 第三节第三节 功能描述功能描述 图 4.3 为数字时钟顶层原理图。本系统实现以下四方面功能：时钟功能： 完成分/时的正确计数并显示，秒采用发光二极管做提示；闹钟定时：实现 定时提醒及定时报时，利用蜂鸣器实现；时钟校时：当认为时钟不准确时， - 30 - 可以分别对分/时钟进行调整；秒表功能：利用 4 个数码管完成秒表显示： 其精度达 100ms，可以暂停，并可随时记时、暂停后记录数据，最
34、大计时为 999.9s。 下面介绍一下各主要引脚的功能： SCLK：25MHZ 的系统基准时钟输入，作为七段码管扫描频率。将其分 频可得到 1HZ 的数字钟工作频率。 reset：系统复位信号, 低电平有效。复位后显示 00-00。 mode：用于选择此时数码管显示的时哪个状态，mode=00 时为普通时钟 状态，mode=01 时为闹铃定时状态，mode=10 时为时钟校时状态。 turn：调节时和分信号，当 turn=1 时，调整分位；当 turn=0 时，调整小 时位。 display： 七段数码管显示输出。 图 4.3 数字时钟顶层原理图 第四节第四节 单元电路设计单元电路设计 - 3
35、1 - 一、分频模块电路设计与实现一、分频模块电路设计与实现 晶体振荡器是构成数字式时钟的核心，振荡器的稳定度及频率的精度决 定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。 石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它 频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中的 R、C 元件的数值无关。因此，这种振荡电路输出的是准确度极高的信号。然 后再利用分频电路，将其输出信号转变为秒信号，其组成框图如图 4.4 所示。 晶振分频电路秒信号 图 4.4 秒信号产生电路框图 本系统使用的晶体振荡器电路给数字钟提供一个频率稳定准确的 25MHz 的方波信号，其输出
36、至分频电路。分频电路的逻辑框图如图 4.5 所示。 图 4.5 分频电路模块 二、键盘接口二、键盘接口 1.按键消抖按键消抖 本模块用于当有按键按下时，采用软件消抖的办法去除按键抖动。采用 25M 的时钟频率，每个时钟上升沿的时候检测一次按键是否按下，即按键所 - 32 - 送的值是否为“1”，若在 10ms 的检测时间内，按键所送的值始终为“1”，则说 明，按键确实按下；若在 10ms 内，所送的值由“1”变为“0”，则说明按键的闭 合是机械不良接触引起的，系统所接收的按键值依然为“0”。 2.键扫描模块键扫描模块 键扫描模块的框图如图 6 所示。键扫描的基本方法是将列线逐一置成低 电平，然
37、后读行线输入端口，如果行线中有低电平出现，说明按键已经确定， 将行向量和列向量读入键码中即可。 图 4.6 键扫描模块 三、显示模块设计与实现三、显示模块设计与实现 显示模块采用 4 位 7 段共阳数码管，其电路图如图 4.7 所示。 图 4.7 显示模块电路图 - 33 - 使用同步扫描电路，对 4 个位控制端口进行扫描，使得同一个时刻只有 一个数码管亮，每隔 0.5ms 扫描一次，由于眼睛的视觉停留效应，会使得显 示结果达到 4 位同时亮的效果。这样可以节省 3/4 的电能消耗。 代码设计： 1、采用 0.5ms 的扫描时钟 clk2，上升沿触发。将系统 25M 时钟分频， 即可获得周期为
38、 0.5ms 的时钟信号。 2、设置标志信号 i，循环取 0，1，2，3 四个数值。 i=0：显示小时的高位； i=1：显示小时的低位； i=2：显示分钟的高位； i=3：显示分钟的低位； 3、每个 clk2 的上升沿触发时，执行 i 值对应的分支，如此循环，实现 4 位同亮的效果。 第五节第五节 本章小结本章小结 本章对数字时钟的设计与实现做了详细的说明。首先讲述的是系统的总 体设计，接着是系统的结构，再是功能描述，讲述了本数字时钟能实现的功 能，最后是单元电路设计，主要包括分频模块电路的设计与实现和键盘接口。 - 34 - 第五章第五章 系统实现与验证系统实现与验证 实验结果是源代码首先在
39、 Xilinx ISE11 软件上进行仿真、综合，通过后 下载到 Aquila 系列开发板上，在 FPGA 器件上的试验结果表明上述功能全部 正确,工作稳定良好。 第一节第一节 仿真与验证仿真与验证 程序经 Xilinx ISE11.1 集成开发环境里的综合工具完成综合后，再使用 ISim 实现功能仿真。仿真波形图如图 5.1 所示 图 5.1 仿真波形图 功能仿真结束后，利用综合工具对 Verilog HDL 源码进行综合，生成网 表文件, 再根据该网表文件和所选可编程逻辑器件 XC3SD3400A 进行优化、 布局布线，然后进行布线后仿真，最后生成比特文件。 第二节第二节 下载与配置下载与
40、配置 针对不同的器件类型和应用场合，Xilinx 公司为其 FPGA 系列产品提供 - 35 - 了多种下载配置模式，常见的有一下几种方式。 JTAG 模式是基于 IEEE1149.1 和 IEEE1532 的下载配置模式，通过 TDI（数据输入） 、TDO（数据输出） 、TMS（测试模式）和 TCK（测试时钟） 等四根信号线实现 FPGA 的下载与配置。在 JATG 模式中需要其他可编程微 控制器的支持。 Parallel 模式仅支持 Virtex 系列和 Spartan系列器件，通过 8bit 的并 行数据下载，实现 FPGA 的高速配置。Parallel 模式的配置时钟 CCLK 由 F
41、PGA 外部提供。 Master Serial 模式支持 Xilinx 公司的所有 FPGA 产品。Master Serial 模式通过读取串行 PROM 的数据，实现 FPGA 的在线配置。在 Master Serial 模式中必须使用 Xilinx 公司专用的 PROM。Master Serial 模式的配置时钟 CCLK 源于 FPGA 内部。 Slave Serial 模式支持 Xilinx 公司的所有 FPGA 产品。Slave Serial 模式 类似于 Master Serial 模式，但其配置时钟 CCLK 由 FPGA 外部提供。在 Slave Serial 模式中需要其他可
42、编程微控制器支持。 Xilinx 公司提供两种 PROM 对其 FPGA 系列产品进行在线配置。其中， XC1800 系列 PROM 可多次擦写，支持 JTAG 在线编程。XC1700 系列 PROM 为一次性编程器件，不支持 JTAG 在线编程。使用第三方编程器对 Xilinx 公 司的 PROM 系列产品进行下载配置时，需要对 FPGA 设计文件进行格式转换。 在同一个 FPGA 的下载配置电路中，为了满足不同应用要求，可以通过改变 FPGA 的 M2、M1 和 M0 管脚连接，实现 FPGA 下载配置模式的切换，即利 用同一下载配置电路可以实现多种下载配置模式。 Aquila 硬件板卡采
43、用 Master SPI 模式配置 FPGA，典型的 SPI 系统包括 1 个 master device 和至少 1 个 slave device。FPGA 是 master device ，SPI Flash PROM 是 Slave device。通过 ISE 将 bit 文件转换成 mcs 文件下载到 Flash 里面。 - 36 - 第三节第三节 系统测试结果系统测试结果 数字时钟实物图如图 5.2 所示，实现了预期的功能：时钟功能、时钟校时、 秒表功能、闹钟定时。 图 5.2 数字时钟实物图 - 37 - 结结 论论 本设计的数字时钟是基于 FPGA 来实现的，FPGA 采用了逻辑
44、单元阵列 LCA 这样一个概念，内部包括可配置逻辑模块CLB、输出输入模块 IOB 和内部连线（ Interconnect）三个部分，用于数字时钟的研究是非常主要的。 本设计采用 Xilinx 公司的 Aquila 板卡用于数字时钟的设计，通过 设 计输入、设计综合、设计仿真、实现和下载这五个主要步骤来完成。基本上 实现了数字时钟的基本功能要求，即： 时钟功能：完成分/时的正确计数并显示，秒采用发光二极管做提示； 闹钟定时：实现定时提醒及定时报时，利用蜂鸣器实现； 时钟校时：当认为时钟不准确时，可以分别对分/时钟进行调整； 秒表功能：利用 4 个数码管完成秒表显示：其精度达 100ms，可以暂
45、停， 并可随时记时、暂停后记录数据，最大计时为 999.9s。 本文采用 FPGA 来做数字时钟比起单片机来运行速度更快，更有能力处 理复杂功能的能力，而且 FPGA 有大量软核,可以方便进行二次开发。 - 38 - 致致 谢谢 在论文完成之际，我首先要向指导老师蔡军老师表示最真挚的谢意。蔡 军老师认真负责的工作态度，严谨的治学精神和深厚的理论水平都使我受益 匪浅。无论在理论上还是在实践中，都给与我很大的帮助。在理论上，老师 耐心讲解电路原理图的绘制，以及元器件的性能；在实际操作中，从系统的 设计到最终系统的调试，老师都给予了诸多帮助，使我得到不少的提高，这 是在这次设计中我所得到的最宝贵的财
46、富。对于我以后的工作和学习都是一 种巨大的帮助，感谢他耐心的辅导。 在这次毕业设计中，我的专业知识水平也取得一定的进步。而这些进步 都离不开老师和同学的帮助。在此我向曾经帮助和关心我的老师和同学致以 诚挚的感谢。 由于本人学识有限，加之时间仓促，文中不免有错误和待改进之处，真 诚欢迎各位师长、同学提出宝贵意见。 - 39 - 参考文献参考文献 1JBabb, RTessier and AAgarwalVirtual Wires: Overcoming Pin Limitations in FPGA-based Logic EmulatorsPresented at the IEEE Works
47、hop on FPGA for Custom Computing Machines, Apr1993 2夏宇闻Verilog 数字系统设计教程(第二版)M北京：北京航空航天 大学出版社，2008 3张国斌.FPGA 开发全攻略工程师创新设计宝典M2009 4Bhaske.r. A Verilog HDL Primer . AllentownJ 5杜生海邢闻.FPGA 设计指南:器件、工具和流程M北京：人民邮电 出版社，2007 6杜慧敏 基于 Verlog 的 FPGA 设计基础M西安:西安电子科技大学 出版社，2006 7Xilinx 公司网站： 8刘岚FPGA 应用技术基础教程M北京：电子
48、工业出版社2009 9聂雄基于 Verilog HDL 的 LED 显示屏扫描控制模块的实现J 2007 10王云 周正华 邹继军 基于 VerilogHDL 的数字时钟表设计J2008 11 李俊一 牛萍娟 基于 Verilog HDL 设计的多功能数字钟J天津工业大 学 12 李兆静 FPGA 内全数字延时锁相环的设计J 20090501 13 徐文波 Xilinx FPGA 开发实用教程M 北京： 清华大学出版社 2008 14 薛小刚 葛毅敏 Xilinx ISE 9.X FPGA/CPLD 设计指南M北京：人民 邮 电出版社 2007 15 包本刚 朱湘萍 基于 EDA 技术的多功能
49、数字时钟的 AS l C 设计J 中 文核心期刊微计算机信息 2008 年第 24 卷第 122 期 - 40 - 附附 录录 一、英文原文一、英文原文 Progress in almost every field of science depends on the contributions made by systematic research; thus research is often viewed as the cornerstone of scientific progress. Broadly defined, the purpose of research is to answer questions and acquire new knowledge. Research is the primary tool used in virtually all area