基于Verilog的FSK调制器的设计与实现毕业设计论文.doc

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1、 毕业（设计）论文毕业（设计）论文 题目：题目：基于基于 VerilogVerilog 的的 FSKFSK 调制器的设计与实现调制器的设计与实现 湖北经济学院本科毕业（设计）论文 目目 录录 摘摘 要要.1 ABSTRACT2 一、一、前言前言.3 （一）课题简介.3 （二）文献综述.3 二、系统的总体方案设计二、系统的总体方案设计.8 （一）设计要求.8 （二）设计原理及方案.8 三、各单元电路设计三、各单元电路设计 14 （一）DDS 整体结构设计.14 （二）调制器.17 (三)数字基带信号 18 四、软件设计及仿真四、软件设计及仿真 19 （一）硬件逻辑电路设计流程.19 （二）DDS

2、 技术软件设计与仿真 .21 （三）选择器仿真.24 （四）FSK 调制器软件仿真24 (五)数字基带信号仿真.24 五、系统调试五、系统调试/硬件测试硬件测试.26 （一）硬件调试方法.26 （二）系统的硬件验证及联调.27 小小 结结 .30 致致 谢谢 .31 参考文献参考文献.32 附附 录录.33 湖北经济学院本科毕业（设计）论文 1 摘摘 要要 FSK（Frequency-shift keying）是信息传输中使用得较早的一种调制方式，它 实现起来较容易,抗噪声与抗衰减的性能较好，在中低速数据传输中得到了广泛的应 用。而 DDS（Direct Digital Synthesizer

3、）是直接数字式频率合成器的英文缩写， 和 DSP（digital signal processor）数字信号处理一样，DDS 是一种很重要的 数字化技术。与传统的频率合成器相比，DDS 的优点有低成本、低功耗、高分辨率 和快速转换时间，它广泛地运用在电信与电子仪器领域，是实现设备全数字化的一 个关键技术。而本课题设计的基于 Verilog 的 FSK 调制器，就是采用 EDA 技术，以 FPGA 为核心，在 DDS 技术的基础上实现 FSK 调制器的设计。 设计中用 FPGA 芯片完成各种时序逻辑控制、计数功能。在 Quartus 平台上， 用 Verilog HDL 语言编程完成了 FPGA

4、 的软件设计、编译、调试、仿真和下载，在 FPGA 上进行硬件的测试。 关键词: FSK 调制器 DDS FPGA Quartus 湖北经济学院本科毕业（设计）论文 2 ABSTRACTABSTRACT FSK (Frequency-shift keying) may be used for transmission of information of a modulation earlier, it is easier to implement, preferably anti-anti-noise and attenuation properties, has been widely us

5、ed in low-speed data transmission. And a DSP (digital signal processor) - as digital signal processing, DDS is a very important digital technology. DDS (Direct Digital Synthesizer) yes yes direct digital frequency synthesizer abbreviation. Compared with the conventional frequency synthesizer, DDS ha

6、s the advantage of low-cost, low-power, high resolution and fast conversion time, it is widely used in the field of telecommunications and electronic equipment, is to achieve full digital equipment is a key technology. The design of this project Verilog-based FSK modulator, is the use of EDA technol

7、ogy to FPGA as the core, FSK modulator based on DDS technology design. Complete a variety of designs using FPGA chip timing control logic, counting function. On the Quartus platform with Verilog HDL language programming complete FPGA design software, compiling, debugging, simulation and downloading,

8、 after the FPGA hardware tests. Keywords: FSK modulator DDS FPGA Quartus 湖北经济学院本科毕业（设计）论文 3 一、一、前言前言 （一）课题简介（一）课题简介 1.1.设计目标设计目标 直接数字式频率合成 DDS 技术是近年来发展起来的一种新的频率合成技术。其主 要优点是相对带宽很宽、频率转换时间极短（可小于 20ns）、频率分辨率很高（典 型值为 0.001Hz）、全数字化结构便于集成、输出相位连续、频率、相位和幅度均 可实现程控。本设计在采用 Verilog HDL 语言实现 DDS 信号源的基础上,实现 FSK 调

9、制器的设计。 2.2.设计要求设计要求 1.搜集资料，了解基于 DDS 的原理和实现方法； 2.首先利用 Verilog HDL 语言实现 DDS 信号源,然后利用 DDS 技术实现 FSK 调制器 的设计，并且在 FPGA 上进行硬件测试； （二）（二）文献综述文献综述 1.1.课题研究的背景及意义课题研究的背景及意义 在当今时代，计算机、电子及信息技术的飞速发展使得多种类、高精度、高分辨 率、宽频带的信号源在空间通信、雷达测量、遥控遥测、无线电定位、卫星导航和 数字通信等领域中的作用越来越大。它本身性能合成技术的研究的好坏直接影响雷 达、导航、通信、空间电子、仪器仪表等的性能指标，所以频率

10、合成技术的发展和 研究一直受到世界各国的重视。 随着数字技术的快速发展，为了取得更快的频率转换速度，人们重新想到了直接 合成法，于是便出现了直接数字频率合成器（DDS），直接导致了第二次频率合成 技术的飞跃，它是将数模变换器与数字计算机结合起来来产生信号，这项技术出现 于七十年代，揭开了频率合成技术发展的新篇章，标志着频率合成技术迈进了第三 代。而在最近这几年里，随着 VLSI 技术的不断进步与发展，这种结构独特的频率 合成技术得到了充分的发展。同传统的频率合成技术相比，由于 DDS 主要是通过 简单的加法、查表等数字信号处理方式得到我们所需要的信号，因此它具有频率分 辨率高、切换时间短，相位

11、变化连续，易实现对输出信号的多种调制，全数字化， 便于集成等优点，使得 DDS 具有广阔的应用前景。而且随着当前 EDA 技术的快速 湖北经济学院本科毕业（设计）论文 4 发展，为 DDS 的实现提供了更多的实现方式。另外，因为 DDS 是利用查表的方式 来产生波形的，所以它也可用来做各种波形的发生器，如正弦波，三角波，方波等 等，这也是 DDS 技术另一个非常重要的应用。 在 21 世纪的今天，人们的社会生活已经因信息化时代的到来而被改变了，在人 类社会进步发展进程中，通信技术的进步与发展起着越来越重要的作用。数字通信 技术以通信理论、数字信号处理理论及微电子技术作为基础，具有非常广泛的发展

12、 前景。数字通信主要有两种通信方式:1.是将数字信号作为信息的载体来传输信息的 方式。2 是将数字信号对载波进行数字调制后再传输的方式。与模拟通信相比，数 字通信具有抗干扰能力强，便于加密处理，高度的灵活和通用性，设备便于集成微 型化等众多优点，数字通信技术已发展成为现代通信系统的基础技术。 数字调制解调技术是现代通信的一个重要的内容,在数字通信系统中,由于基带 数字信号通常都包含较低频率分量,甚至包括直流分量，而许多信道，例如无线电信 道，不能传输低的频率分量或直流分量，因此必须对数字信号进行载波调制,使基带 信号的频率范围搬移到足够高的频段,这就称为数字调制(Digital Modulat

13、ion) 。 它可以分别对载波的幅度、频率、相位进行调制,于是有 ASK(振幅键控) 、FSK(频 移键控) 、PSK(相移键控) 等调制方式。同时，数字调制也是时分复用的基本技术, 其中 FSK 是利用数字信号去调制载波的频率,是信息传输较早的一种传输方式, (2FSK) 在通信系统中应用很广泛。 本文研究高精度、高分辨率 FSK 调制器，以 FPGA 为硬件平台，采用直接数字式 频率合成（DDS）技术设计信号源，以产生调制时所需频率的正弦波幅值信号作为 FSK 调制信号输出。 2.2.国内外发展的现状国内外发展的现状 频移键控 FSK 数字调制，是经过 ITU(国际电信联盟)标准化并广泛应

14、用的一种数 字调制技术。它具有抗噪声性能好，传输距离远、误码率低等优点，在中低速数据 传输中，特别是在衰减信道中传输数据时，有着广泛的应用。 首先，在手机来电显示中，FSK 数字调制应用是最常见的，所谓的来电显示，其 实就是手机主叫号码信息识别及传送的通俗说法。手机用户在有发信息的需要时， 在手机上发送相应的文字或者图片信息，而 FSK 信号则将具有主叫号码信息识别功 湖北经济学院本科毕业（设计）论文 5 能的交换机将主叫用户号码及呼叫的日期、时间等信息传送给具有主叫号码显示功 能的终端。目前，采用这种方式的国家和地区有：美国，日本，加拿大，中国等。 另外，在我国通讯事业发展的几十年中，FSK

15、 数字调制解调器的应用也是较为广泛 的。其中，计算机数据通信就是应用 FSK 调制方式进行的。计算机在接受数字信号 并把它们翻译成用户接受的可以理解的语言时也是采用二进制技术。即通过 FSK 信 号传输，将二进制的 1 和 0 发送给计算机终端的用户；同样的，反过来，又将用户 传送的可识别的语言信号经过 FSK 信号解调成二进制数据发送给计算机终端，通过 这种方式，保证计算机的正常运行，使得人与人之间的正常交流，人与社会的正常 交流，从而让我们的通讯事业不断的进步，不断发展，使我们的社会更加进步。 由于DDS具有频率分辨率高、切换时间短，相位变化连续，易实现对输出信号的 多种调制，全数字化等优

16、点，使得它得到了非常广泛的应用。在数字调制方面，它 可以用来实现8PSK，QPSK，FSK 等调制。在雷达频率源方面，它可以实现线性调 频频率源和窄步长，多点，高相噪的频率源。在扩频通信方面，可实现任意规律的 调频模式和CDMA/FH工作方式。所以，研究DDS 在各个领域的应用以及实现是一 个非常有意义和前途的课题。 但是由DDS的自身的特点也使得它具有两个比较明显的缺点：一是输出信号的带 宽受到限制，二是输出信号的杂散比较大。杂散现象主要是因为信号在合成的过程 中，会有D/A转换器的截断误差，相位的截断误差，还有D/A转换器的非线性的问题。 而随着技术的发展，这些问题也在慢慢的被解决，像通过

17、增长波形ROM的字长和 D/A转换器的精度可减小D/A量化误差，通过增长波形ROM的长度可减小相位截断 误差等等。但是通过这种对ROM的设置来减小杂散的方法作用还是有限的，而通过 国内外众多学者对DDS的输出的频谱不断的分析与总结，在它的频谱特性的基础上， 找到了一些降低杂散功率的方法:可通过采样降低带内误差功率，或是通过随机抖动 法提高无杂散动态范围。而对于带宽受限这一问题，则可以通过现在的一些先进的 工艺、低功耗的设计，提高数字集成电路的工作速度，使DDS芯片的工作频率得到 提高，从而产生带宽交大的输出信号。 3.3.研究方法分析研究方法分析 整个系统主要是在 DDS 信号源的基础上实现

18、FSK 调制器的设计。 湖北经济学院本科毕业（设计）论文 6 由于整个设计主要涉及到 DDS 信号源，FSK 调制器，Verilog HDL 语言还有 Quartus 软件知识，所以我查阅了很多的资料。通过查阅EDA 技术使用教程（第 三版）、基于 DDS 技术高精度移相器的实现、VHDL 数字电路设计与应用实 践教程、EDA 技术与 Verilog 设计、通信原理教程等等资料，我不仅重 新掌握了已经遗忘了的知识，并且对于 FPGA 技术、Verilog HDL 语言、Quartus 软件和 FSK 调制器的使用有了进一步的了解。 对于 FSK 调制器的知识，我查阅了樊昌信编著的通信原理教程，

19、王素珍、贺 英、汪春梅、王涛、李改梅编著的通信原理，陈华鸣编著的频移键控及其应 用，Rodger E.Ziemer,William H.Tranter 编著的 Principles of Communications，强世锦,荣健编著的数字通信原理等书，深入的了解了 FSK 调 制系统的工作原理及其的一些重要的应用。 对于 DDS 技术的知识，我查阅了潘松、黄继业、潘明编著的EDA 技术使用教程 （第三版），罗苑棠编著的CPLD/FPGA 常用模块与综合系统设计实例精讲、 王振红编著的VHDL 数字电路设计与应用实践教程 ，Altera Corporation 编著 的 Altera Digi

20、tal Library，庞健涛编写的基于 DDS 技术高精度移相器的实现 的文章，我深入的理解和掌握了 DDS 技术的工作原理及实现方法。 对于 FPGA 技术、Verilog HDL 语言方面的知识，我通过查阅了潘松、黄继业、 潘明编著的EDA 技术使用教程（第三版），王金明、冷自强编著的EDA 技术与 Verilog 设计，王冠、俞一鸣编著的面向 CPLD/FPGA 的 Verilog 设计， 给了 我很大的帮助，虽然在 EDA 的课上讲过 Verilog 语言，也写过一些简单的一个器件 的程序，但却并没有真正的自己设计一个系统的程序，通过学习这几本书，我除了 巩固了之前学习的 Veril

21、og 语言的语法知识，注意事项外，还通过看一个个完整的 系统程序，让我学会怎样用语言把几段小程序连成一个系统的程序，同时也让我深 深了解到 FPGA 技术应用的广泛。 对于 Qurtus 软件方面，我查阅了夏宇闻编著的Verilog 数字系统设计教程 、罗苑棠编著的CPLD/FPGA 常用模块与综合系统设计实例精讲、华清远见嵌入 式培训中心编著的FPGA 应用开发入门与典型实例，International Limited 编 著的 Qurtus Development Software Handbook v6.0 让我熟悉并掌握了 Qurtus 湖北经济学院本科毕业（设计）论文 7 软件使用的

22、方法，之前在课堂上只会用一些简单的调试功能，通过翻看这几本书， 让我深入的了解到这个软件的强大应用，学会了许多新的功能，像逻辑分析仪，锁 相环等等,收益匪浅。 湖北经济学院本科毕业（设计）论文 8 二、系统的总体方案设计二、系统的总体方案设计 （一）设计要求（一）设计要求 本文着重于 DDS 工作原理，以及以 DDS 技术为基础的 FSK 调制器原理。首 先利用 Verilog HDL 语言实现 DDS 信号源,然后利用 DDS 技术实现 FSK 调制器的设 计，并且在 FPGA 上进行硬件测试。 本文主要针对这几个模块进行研究设计： （1） DDS 技术原理以及 FSK 调制器的基本原理 （

23、2） 基于 DDS 技术的 FSK 调制器的整体设计 （二）设计原理及方案（二）设计原理及方案 1.DDS1.DDS 技术工作原理技术工作原理 DDS 即直接数字合成器，是一种新型的频率合成技术。具有较高的频率分辨率， 可以在改变时能够保持相位连续，容易实现幅度、频率和相位的数控调制，另外还 能实现快速的频率切换。因此，在现代电子系统设备的频率源设计中，特别是在通 信领域，直接数字频率合成器的应用十分广泛。 对于正弦信号发生器，它的输出可以用下式来表示： ）（）（t2sintsin foutout AA S 其中，是指该信号发生器的输出信号波形，指输出信号对应的频率。 Soutfout 上式表

24、明对于时间 t 而言，波形是连续的，为了用数字逻辑来实现该表达式，必须 对其进行离散化处理，故采用标准的时钟 clk 来进行抽样，令正弦信号的相位 为： =t2 fout 在一个 clk 周期 Tclk，相位 的变化量为： f f f clk out clkout 2 2 T 湖北经济学院本科毕业（设计）论文 9 其中指 clk 的频率对于 2 可以理解成“满”相位，为了对 进行数字量化， fclk 把 2 切割成，由此每个 clk 周期的相位增量 用量化值来表述： 2 N ，且为整数。与上式联立，可得： 2 . 2 N B f f 2 f f 2 clk out clk out . N NB

25、 B ， 显然，信号发生器的输出可描述为： )().( 2 sinsin 11 sin 1 -kout 2 BB f BBS kk AAA N ）（ 其中指前一个 clk 周期的相位值，同样得出： 1 -k 2 . 2 1 1 N K B K 由上面的推导可以看出，只要对相位的量化值进行简单累加运算，就可以得到正弦 信号的当前相位值，而用于累加器的相位增量量化值决定了信号的输出频率，并呈 现简单的线性关系。DDS 就是根据上述原理而设计的数控频率合成器。 由上面的推导过程可得出： ffclkout . 2 N B 2 2FSKFSK 调制器原理调制器原理 FSK(频移键控）是用数字信号来控制正

26、弦波的频率，使正弦波的频率随数字信号 的变化而变化。FSK 信号以不同频率值的正弦波来表示数字码元，如果有 M 个码元， 则选择 M 个频率值：（i=1,2，,M),与 M 个码元一一对应。FSK 信号的数字 fi 表达式为： （m=1,2，,M;)）（）tftm2cost ( 0 A SM Tt0 其中为 M 个频率之间的频率差。f 二进制 FSK 信号是用两个不同频率，的正弦波形来分别对应数字码元“1”1f2f 和“0”，即： 湖北经济学院本科毕业（设计）论文 10 发送“1”） 1 1t (cosA S（t）= 发送“0”)tcos 2 2 （A 式中，假设码元的初始相位分别为和；和为两

27、个不同频10 f11 2 f00 2 率码元的角频率；A 为一常数，表明码元的包络是矩形脉冲。如图 1: 图 1 二进制 FSK 信号波形 2FSK 信号的产生方法主要有两种。第一种是用二进制基带矩形脉冲信号去调制 一个调频器，使其能够输出两个不同频率的码元；第二种方法是用一个受基带脉冲 控制的开关电路去选择两个独立频率源的振荡作为输出。两种方法产生的 2FSK 信号 的波形基本相同，只是有一点差异，即由调频器产生的 2FSK 信号在相邻码元之间的 相位是连续的；而开关法产生的 2FSK 信号，则分别由两个独立的频率源产生两个不 同频率信号，故相邻码元相位不一定连续的。 （1）开关选择法 湖北

28、经济学院本科毕业（设计）论文 11 图 2 开关选择法产生 2FSK 信号原理图 当数字基带信号 s（t）=1 时，开关选通振荡器 1，输出频率信号；当数字 f1 基带信号 s (t ) = 0 时，开关选通振荡器 2，输出频率信号。由于开关是在两 f2 个相互独立的振荡器之间进行切换，因此采用开关选择法输出的信号波形是断断续 续相位不连续的。如图 3 所示为相位不连续的 FSK 信号波形。 图 3 相位不连续的 FSK 信号波形 （2）直接调频法 图 4 直接调频法产生 2FSK 信号原理图 由于开关选择法是使用数字矩形脉冲信号，控制电子开关在两个相互独立不同 频率振荡器之间进行不停地切换，

29、使得输出的 FSK 信号频率在两个频率点间发生 着突发切换，产生的 FSK 信号相位不连续。FSK 信号的相位不连续性，一般都会 湖北经济学院本科毕业（设计）论文 12 使功率谱产生较大的旁瓣分量，导致产生信号的频谱中高频分量增加，信号频谱不 纯，引起包络的起伏。因此为了克服这个缺点，必须控制 FSK 信号的相位连续性。 直接调频法通过调频器直接改变载波的频率参数，来调制单一载波，产生的 FSK 信 号在频率切换时相位是连续变化的，不产生相位突变，通常称这种调制为相位连续 FSK（Continuous Phase FSK, CPFSK）。直接调频法产生的 CPFSK 信号由于相位连 续，且占用

30、信道频带较窄，较开关选择法有着显著的优势。工程项目应用上一般采 用直接调频法来产生 FSK 信号。相位连续 FSK 信号波形如图 5 所示。 图 5 相位连续 FSK 信号波形 3.3. 基于基于 DDSDDS 技术的技术的 FSKFSK 调制器的整体设计调制器的整体设计 本论文的设计目标是，基于 DDS 技术，在 FPGA 上完成 FSK 调制的功能，系统总 体设计方案如图 6： 数字基带信号 FSK 调制波形 图 6 基于 DDS 技术的 FSK 调制器整体设计 调制器 DDS FPGA 湖北经济学院本科毕业（设计）论文 13 在该系统中，FPGA 将接收到的数字基带信号送入调制器，调制器

31、根据接收到的 数字基带信号产生相应的频率控制字，并输出以控制 DDS 产生调制器所需频率 B 的正弦幅值信号作为 FSK 调制信号，然后 FPGA 将已调 FSK 信号输出给数、模转换器 （DAC）。经 DAC 进行数、模转换后，即可得到适于线上传输的模拟正弦载波。 湖北经济学院本科毕业（设计）论文 14 三、各单元电路设计三、各单元电路设计 （一）（一）DDSDDS 整体结构设计整体结构设计 一个基本的 DDS 结构，主要由相位累加器、相位调制器、正弦 ROM 查找表和 DAC 构成，如图 7 所示。图中的相位累计器、相位调制器、正弦 ROM 查找表是 DDS 结构中的数字部分。 NMMM

32、系统时钟 CLK 相位累加器相位调制器 图 7 DDS 整体结构 1.1.相位累加器相位累加器 相位累加器是整个 DDS 的核心，在这里主要实现的是上文原理推导中的相位累加 功能。相位累加器的输入是相位增量,又由于与输出频率是简单的线性 BBfout 关系：。相位累加器的输入又可称为频率字输入。频率字输入在图中 f f 2 clk out . N B 还经过了一组同步寄存器，使得当频率字改变时，相位累加器不会被干扰，仍然能 够正常工作。 在本设计中，相位累加器主要由一个 32 位计数器构成，在系统时钟脉冲 clk 的作 用下，每进入一个时钟脉冲，输出数据将增加一个频率控制字，即：输出 dout

33、=dout+。为了设计更方便，令高于 27 和低于 20 的出入位为 0，而真正的 B 频率控制字为 8 位。从而实现相位累加功能，累加器实现结构如图 8: DAC 频率控制字输入 + + + + 相位控制字输入 寄存器 正弦 ROM 查找表 湖北经济学院本科毕业（设计）论文 15 频率控制字27:20 clk phase31:0 图 8 相位累加器 2.2.相位调制器相位调制器 相位调制器是接受相位累加器的相位输出，在这里加上一个相位偏移值，主要用 于信号的相位调制，如 PSK（相移键控）等，在不使用时可以去掉该部分，或者加 上一个固定的相位字常数作为输入。相位字输入最好也用同步寄存器保持同

34、步。 需要注意的是，通常情况下，相位字输入的数据宽度 M 与频率字输入的数据宽度 N 往往是不相同的，它们的关系一般是 M #include “math.h“ #define pi 3.1416 湖北经济学院本科毕业（设计）论文 34 main() int i;double s; for(i=0;i “NONE“, clock_enable_input_a = “BYPASS“, clock_enable_output_a = “BYPASS“, init_file = “sin.mif“, intended_device_family = “Cyclone III“, lpm_hint =

35、“ENABLE_RUNTIME_MOD=NO“, lpm_type = “altsyncram“, numwords_a = 1024, operation_mode = “ROM“, outdata_aclr_a = “NONE“, outdata_reg_a = “CLOCK0“, widthad_a = 10, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 ); END SYN; - = - CNX file retrieval info

36、 - = - Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC “0“ - Retrieval info: PRIVATE: AclrAddr NUMERIC “0“ - Retrieval info: PRIVATE: AclrByte NUMERIC “0“ 湖北经济学院本科毕业（设计）论文 37 - Retrieval info: PRIVATE: AclrOutput NUMERIC “0“ - Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC “0“ - Retrieval info: PRIVAT

37、E: BYTE_SIZE NUMERIC “8“ - Retrieval info: PRIVATE: BlankMemory NUMERIC “0“ - Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC “0“ - Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC “0“ - Retrieval info: PRIVATE: Clken NUMERIC “0“ - Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC “0“ -

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40、rieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING “0“ - Retrieval info: PRIVATE: SingleClock NUMERIC “1“ - Retrieval info: PRIVATE: UseDQRAM NUMERIC “0“ - Retrieval info: PRIVATE: WidthAddr NUMERIC “10“ - Retrieval info: PRIVATE: WidthData NUMERIC “8“ - Retrieval info: PRIVATE: rden NUMERIC “0“

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42、G “Cyclone III“ - Retrieval info: CONSTANT: LPM_HINT STRING “ENABLE_RUNTIME_MOD=NO“ - Retrieval info: CONSTANT: LPM_TYPE STRING “altsyncram“ - Retrieval info: CONSTANT: NUMWORDS_A NUMERIC “1024“ - Retrieval info: CONSTANT: OPERATION_MODE STRING “ROM“ - Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING

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44、val info: USED_PORT: clock 0 0 0 0 INPUT NODEFVAL clock - Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL q70 湖北经济学院本科毕业（设计）论文 38 - Retrieval info: CONNECT: address_a 0 0 10 0 address 0 0 10 0 - Retrieval info: CONNECT: q 0 0 8 0 q_a 0 0 8 0 - Retrieval info: CONNECT: clock0 0 0 0 0 clock 0 0 0

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46、RUE - Retrieval info: GEN_FILE: TYPE_NORMAL sin_rom_inst.vhd FALSE - Retrieval info: GEN_FILE: TYPE_NORMAL sin_rom_waveforms.html TRUE - Retrieval info: GEN_FILE: TYPE_NORMAL sin_rom_wave*.jpg FALSE - Retrieval info: LIB_FILE: altera_mf - Copyright (C) 1991-2009 Altera Corporation - Your use of Alte

47、ra Corporations design tools, logic functions - and other software and tools, and its AMPP partner logic - functions, and any output files from any of the foregoing - (including device programming or simulation files), and any - associated documentation or information are expressly subject - to the

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