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1、南京信息职业技术学院毕业设计论文作者 王先福 学号 11034P23 系部 电子信息学院 专业 电子信息工程 题目 数字频率合成器设计 指导教师 李玲 评阅教师 李玲 完成时间： 2012 年 10 月 24 日 18题目：数字频率合成器的设计摘要： 本文论述了利用锁相环和中小规模的集成电路设计并制作了数字频率合成器。电路由四个单元模块组成：晶体振荡电路、锁相环电路、分频电路和显示电路。通过两个开关控制分频，实现锁相环输出频率范围1-99KHZ，频率间隔为1kHZ的功能。关键词：数字频率合成器 锁相环 振荡器 分频 毕业设计(论文)中文摘要毕业设计(论文)外文摘要Title: Digital
2、Frequency Synthesizer DesignAbstract: This article discusses the use of phase locked loop and the small and medium scale integrated circuit design and manufacture of digital frequency synthesizer. The circuit consists of four modules: a crystal oscillation circuit, PLL circuit, a frequency dividing
3、circuit and display circuit. Through the two switch control frequency, realizes the output of the phase locked loop frequency range 1-99KHZ, frequency of 1kHZ interval function.Keywords: digital frequency synthesizer phase-locked oscillator frequency第一章 前言1.1 选题意义 随着通信、雷达、宇航员和遥控遥感技术的不断发展，对频率的频率稳定度、频
4、谱纯度、频率的范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。 频率合成是通信、测量系统中常用的一种技术，它是将一个或若干个高稳定度的高准确度的参考频率经过各种处理技术生成具有同样稳定和准确度的大量离散频率的技术。频率合成的方法很多，可分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器。直接合成法是通过倍频器、分频器、混频器进行加、减、乘、除运算，得到各种所需频率。该方法频率转换时间快。 锁相式频率合成器是利用锁相环PLL的窄带跟踪特性来得到不同的频率。该方法结构简化、便于集成，
5、且频谱纯度高，目前使用比较广泛。1.2 国内外现状频率合成器在国外已经发展得比较成熟，形成了各种类型的锁相式整数频率合成器、锁相式分数频率合成器、直接数字频率合成器、双环或多环锁相式频率合成器、DDS与PLL混合式频率合成器等完整系列合成器，满足了通信、数字电视等领域的需要，形成了巨大的频率合成器市场。频率合成器的发展趋势是频率更高、系统功能更强、制作工艺更先进、集成度更高、成本更低、功耗更低、系列品种更加完善。双环或多环锁相式频率合成器，DDS与锁相式混合的频率合成器已经实现单片集成。频率合成器已经与通信系统收发机的射频电路集成在一起，形成了集接收机、发射机、频率合成器于一体的SOC芯片。1
6、.3 课题任务本文主要分三个部分：序言部分为第一章。序言部分主要介绍了选题意义以及频率合成器的国内外发展状况；第二部分主要写了数字频率合成器的组成及工作原理；第三部分主要写了本次数字合成器的具体设计过程；第二章 数字频率合成器的组成及工作原理2.1数字频率合成器的组成 数字锁相式频率合成器根据信道间隔和工作频率可分为直接式频率合成器和吞脉冲式频率合成器。1、直接式频率合成器 典型的直接式频率合成器组成框图如图2-1所示。它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器等部分组成。 图2-12、吞脉冲式频率合成器 吞脉冲式频率合成器也称变模分频频
7、率合成器。在直接式频率合成器中，VCO的输出频率是直接加在可编程分频器上的。目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。若以减小参考频率 的办法来维持原来的频率分辨力，这又将造成转换时间的加长。最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器，也称吞脉冲技术。它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分频器要快得多。吞脉冲式频率合成器组成框图如图2-2所示。图2-22.2 锁相环路的工作原理1、锁相环路的组成 锁相环路的基本组成框图如图2-3所示。它
8、由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。图2-3（1）鉴相器（PD）鉴相器的组成框图如图2-4所示，它是一个相位比较装置。它把输入信号和压控振荡器的输出信号的相位进行比较，产生对应于两信号相位差的误差电压。图2-4（2）环路滤波器（LF）在锁相环路中，环路滤波器实际上就是一个低通滤波器，其作用是滤出除鉴相器输出的误差电压 中的高频分量和干扰分量，得到控制电压 ，常用的环路滤波器有RC低通滤波器、无源比例积分滤波器及有源比例积分滤波器等。（3）压控振荡器（VCO）压控振荡器是振荡频率 受控制电压 控制的振荡器
9、。实际上是一种电压-频率变换器。可以通过改变控制电压 来改变压控振荡器的频率。压控振荡器频率 随控制电压 变化的曲线称为压控特性曲线。压控特性曲线一般为非线性，如图2-5所示。图2-52、锁相环路的基本特性（1）捕捉与锁定特性 若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。（2）自动跟踪特性 若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或
10、同步过程。（3）锁相环路的捕捉带与同步带环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作fP。环路所能跟踪的最大频率范围称同步带，记作fH。当Df0DfP时，环路将不能锁定。当Df0DfH时，环路将不能跟踪。一般有DfHDfP。 3、常用集成锁相环路CD4046简介 CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。 CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用 16 脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器
11、时的外围元件连接图。从图中可以看出，CD4046主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。CD4046的内部功能框图2-6图2-6各引脚功能如下： 1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。2脚相位比较器的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容
12、。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极2.3 参考振荡器的工作原理参考振荡器可采用门电路（74LS系列或CD系列）与标称石英晶体构成振荡器。石英晶体振振器的电路符号、等效电路、电抗曲线如图2-7所示。图2-7从石英晶体谐振器的电抗特性可以看出，在串、并联谐振频率之间很狭窄的工作频带内，它呈电感性。因而石英振荡器可以工作于感性区，也可以工作于串联谐振频率上，但不能使用容性区。根据晶体在振荡电路中的不同作用，振荡电路可分为两类：一类是石英晶体在电路中作
13、为等效电感元件使用，这类振荡器称为并联型晶体振荡器；另一类是把石英晶体作为串联谐振元件使用，使它工作于串联谐振频率上，称为串联型晶体振荡器。2.4 参考分频器的工作原理1、二-五-十进制计数器74390逻辑符合和逻辑功能 图2-8中的计数器为二五十进制异步计数器，在一片74LS390集成芯片中封装了2个二五十进制的异步计数器。所谓二五十进制异步计数器是由一个二进制计数器和一个五进制计数器组合而成的，每个二五十进制分别有各自的清零端CLR。图2-82、由两片74390计数器构成4000分频器电路，产生1KHz基准参考信号。电路接线图如图2-9所示。图中输入信号为4MHz方波信号，输出为1KHz方
14、波信号。图2-92.5 可变分频器和分频比控制器的工作原理1、可逆计数器CD4510 CD4510是4位加/减法的十进制计数器，计数器的方向由控制输入端U/D控制。当U/D为高电平时，则为加法计数器，当U/D为低电平时，则为减法计数器。如图2-10.如图2-10CD4510各管脚功能见表2-1。表2-12、用CD4510设计99分频器，图2-11.图2-112.6消抖动电路的工作原理基本RS触发器虽然电路简单，但具有广泛的用途。图2-12是在时序电路中广泛应用的消抖动开关电路的原理电路。图2-122.7 数码显示电路的工作原理图2-13为LC5011的管脚图和逻辑符号。4-27为CD4511的
15、管脚图和逻辑符号。图2-13CD4511的功能真值表如表2-2所示。表2-2第三章 数字频率合成器的设计与实现3.1频率合成器的框图设计1、根据课题给定的设计指标要求，确定系统设计框图。由于系统工作频率较低，因此可以选择直接式频率合成方案。根据系统指标要求，选择数字频率合成器系统设计框图如图3-1所示。图3-13.2设计过程根据系统框图，确定各个单元电路的结构，并进行元器件选择和参数计算。 （1）集成锁相环路PLL及外接振荡元器件 根据设计指标要求，集成锁相环路可选为CD4046，它包含PD和VCO，最高工作频率为1.4MHz，满足设计要求。CD4046的内部组成框图及外接元件电路如图4-11
16、所示。作为频率合成器时，3、4端之间应插入可变分频器N。根据设计要求，有fomax=99kHz，fomin=1kHz。CD4046内部的VCO是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud的关系式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5V左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式中的第二项为常数项，也就是VCO的最低振荡频率fomin。 电源电压VDD=5V。取Ct=100pF，如f=1KHz，则R4=3.3M，但VCO频率范围应小于1KHz，取R4=22M。 当Ud =VDD时，VCO维持在最高振荡频率fomax因此可得：（2）参考频率和环路滤波
17、器设环路滤波器的上限截止频率为fH，从滤波的角度考虑，应有fR =(510) fH。若选简单RC低通滤波器，则有：取fR=1103=10 fH=10/(2pRC)，则RC=1/(200p )1.6（ms）。若取C=0.033m F，则R48.48（kW ）。最终取R1=51kW 。这里选RC比例积分滤波器作环路滤波器，R2 R1，则取C=0.033 m F，R1=51k W ，R2=5.1k W 。（3）参考振荡器振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。又由于CMOS电路输入阻抗极高，选用CMOS与非门构成参考振荡器。为适应低电压工作条件，采用74HC系列。电路
18、如图4-29所示。图3-2Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100 MW ，较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22MW 。晶体、C1、C2构成型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF。晶体XTAL的频率选4.096MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变
19、为矩形波，同时U2可以隔离负载对振荡电路的影响。（4）参考分频器现在要将4MHz的参考振荡频率分频为1kHz，因此分频比R=4000（=1010104），即用3个十进制计数器和1个四进制计数器级联来实现。通常实现分频器的电路是计数器电路，因此可以选74LS390为参考分频器。（5）可变分频器由于最大可变分频比N=99，且输出方式为十进制方式，因此，可变分频器N应选初始值可预置的十进制计数器。需要两级这样的计数器可选2片CD4510作为可变分频器。CD4510是初始值可预置BCD码加减法计数器，要实现f从1-99KHz，分频比N为1-99，采用预置端和清零端来做N进制计数器。预置数就采用分频比控
20、制计数器个位和十位输出的数据。如果采用加法，如预置数为6099复位置数，这时N=99-60+1=40进制，不符合设计要求，显示频率就与锁相环路实际输出的信号频率不同。 由于初始值输入端数据同时也作为VCO输出结果译码显示的输入数据，考虑到二者的一致性，计数器应选减法计数器。这样数码管显示的值就是输出信号的频率。（6）分频比控制计数器及消抖动电路 分频比控制计数器是用来产生可变分频器所需要的分频比N。选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。 另外，通常使用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得
21、到稳定的信号，增加消抖动电路。消抖动电路可以用RS触发器或者门电路（如74LS00）构成。（7）显示译码器和数码显示器 显示电路用来显示输出频率数值，由于fi=1KHz，N分频后fo=Nfi=N（KHz），因此分频比N即为此数值（单位：kHz），故可将可变分频器初始值数据作为译码器输入数据。分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。显示器件可以选用LED共阴极数码管，显示译码器选用CD4511与之配合。（8）数字频率合成器的设计电路，如图3-3。图3-3第四章 数据测试1、调试设备：稳压电源、示波器、万用表2、调试步骤：实物图见4-11） 要测试输入信号fi =1kHZ有无
22、，要先晶体振荡部分是否产生MHz。然后通过分频产生1kHZ信号。测试点锁相环CD4046的14脚；2） 输入信号为1kHZ，再测锁相环CD4046。测试点为如图3脚和4脚；3） 3脚信号等于输入信号；4脚信号是通过CD分频所得，次脚信号与数码管显示的数字一致。通过分别按两个开关，分别测试。3、测试数据及分析（下表是测试的部分数据）如表4-1理论值（kHZ）测量值（kHZ）误差11.000030.00300%22.000050.00250%44.000100.00250%1010.081000.08100%2020.006520.03260%5050.001200.00240%7777.0022
23、00.00286%8787.002300.00264%40004.000240.00001%表4-1实物图4-1结论本次数字频率合成器的性能指标基本上实现，频率输出范围为199kHZ，频率间隔 f=1kHZ。利用数码管显示输出频率；频率调节采用计数方式，电路中设计开关消抖动。不足之处就是工艺太差，布线凌乱。参考文献1 阎石. 数字电子技术基础M.北京：高等教育出版社，1998.2 鲍可进等.数字逻辑电路设计M.北京：清华大学出版社，2004.3 沈小丰.电子技术实践基础M.北京：清华大学出版社，2005.4 冯根生.数字电子技术M. 合肥：中国科学技术出版社，1999.5 杨学敏，刘继承.数字逻辑技术基础M.北京：机械工业出版社，2004目录 第一章 前言11.1 选题意义11.2 国内外现状11.3 课题任务2第二章 数字频率合成器的组成及工作原理22.1数字频率合成器的组成22.2 锁相环路的工作原理32.3 参考振荡器的工作原理62.4 参考分频器的工作原理72.5 可变分频器和分频比控制器的工作原理82.6消抖动电路的工作原理102.7 数码显示电路的工作原理10第三章 数字频率合成器的设计与实现113.1频率合成器的框图设计113.2设计过程11第四章 数据测试16结论17参考文献17