数字集成电路设计实验报告综述.pdf

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1、哈尔滨理工大学 数字集成电路设计实验报告 学院： 应用科学学院 专业班级 ： 电 科 12 - 1 班 学号： 1207010132 姓名：周龙 指导教师 ：刘倩 2015 年 5 月 20 日 实验一、反相器版图设计 1. 实验目的 1）、熟悉 mos 晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制 PMOS 布局图； 2）绘制 NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制 PMOS 布局图： (1) 绘制 N Well 图层； (2) 绘制 Active 图层； (3) 绘制 P Select 图层； (4) 绘制 P

2、oly 图层； (5) 绘制 Active Contact图层； (6) 绘制 Metal1图层； (7) 设 计规则检查； (8) 检查错误；(9) 修改错误；(10) 截面观察； 2、绘制 NMOS 布局图： (1) 新增 NMOS 组件； (2) 编辑 NMOS 组件； (3) 设计导览； 3、 绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用 nmos 组件；(6) 引用 pmos 组件；(7) 设计规则检查； (8) 新增 PMOS 基板节点组件； (9) 编辑 PMOS基板节点组件； (10) 新增 NMOS基板接触点；(11

3、) 编辑 NMOS 基板节点组件；(12) 引用 Basecontactp组件； (13) 引用 Basecontactn 组件；(14) 连接闸极 Poly ；(15) 连接汲极； (16) 绘制电源线； (17) 标出 Vdd 与 GND 节点；(18) 连接电源与接触点； (19) 加入输入端口； (20) 加入输出端 口；(21) 更改组件名称； (22) 将布局图转化成T-Spice 文件；(23) T-Spice模 拟； 4. 实验结果 4.1 nmos版图 4.2 pmos版图 4.3 反相器的版图 4.4 反相器的spice 文件 4.5 反相器的仿真曲线 5. 实验结论 通过

4、对仿真曲线的分析， 当输入为高电平时， 输出为低电平； 当输入为低电 平时，输出为高电平。 所以通过版图仿真曲线的分析，我们所绘制的版图具有反 相器的功能。 实验二、反相器的电路设计 1. 实验目的： 1、熟悉静态互补反相器电路； 2、掌握反相器静态及瞬态测试方法； 3、了解晶体管尺寸大小对反相器性能的影响。 2. 实验内容： 1、 绘制反相器电路图； 2、 反相器瞬时分析； 3、 反相器直流分析； 4、 观察晶体管宽长比对VTC 曲线的影响； 5、 观察电源电压比对VTC 曲线的影响。 3. 实验步骤： 1、绘制反相器电路图： (1) 编辑模块； (2) 从组件库引用模块； (3) 编辑反相

5、器； (4) 加入联机； (5) 加入输入端口与输出端口；(6) 建立反相器符号； (7)加入输入端口与输 出端口； (8) 更改模块名称； (9) 输出成 SPICE 文件； 2、反相器瞬时分析： (l) 复制 inv 模块；（ 2）打开 inv 模块； (3) 加入工作电源；(4) 加入输入 信号；(5) 更改模块名称；（6）输出成 SPICE文件（7）加载包含文件；(8) 分析设定（9）输出设定；(10) 进行模拟；(11)观看结果；(12) 分析结果；(13) 时间分析； (14) 进行模拟； (15) 观看时间分析结果； （16）测试上升时间（ tr）、从输入到输出的延迟（ tpHL

6、 ，tpLH ），并手工 计算反相器的门延迟tp 。 （17） 选中反相器当中的nmos 或者 pmos 晶体管，选择 Edit-Edit Object 命令，按（18 ）中的要求修改 Properties中晶体管的宽度 W，保存后重新 进行反相器的瞬态分析，并测量输出的下降延迟（tf ）、上升时间（ tr）、 从输入到输出的延迟（ tpHL ，tpLH ），并计算反相器的门延迟tp 。观察晶 体管大小改变后对延迟的影响。另：晶体管的宽度 W 也可以在 inv_tran.sp 文件中直接改变 M1 或者 M2 描述语句中 W 后的数值。 （18）晶体管宽度W 修改要求：示例中nmos 晶体管

7、M1 和 pmos 晶体管 M2 大小相同，长L=2 ，宽 W=22 。修改时要求（ I）修改 pmos晶体管 M2 的宽度， nmos 晶体管 M1 大小保持不变，使得M1 M2 。 3、反相器直流分析： (1) 复制 inv 模块；(2) 打开 inv 模块；(3)加入工作电源；(4)加入输入信号 （5）更改模块名称；（ 6）编辑 Source v dc 对象； (7) 输出成 SPICE 文 件；(8) 加载包含文件； (9)分析设定； (10)输出设定； (11)进行模拟；（12 ） 观看结果； 4、观察晶体管宽长比对VTC 曲线的影响： 选中反相器当中的nmos 或者 pmos 晶体

8、管，选择 Edit-Edit Object 命 令，按要求修改 Properties中晶体管的宽度W，保存后重新进行反相器的 扫描分析，观察晶体管大小改变后对VTC 曲线的影响。另：晶体管的宽度 W 也可以在 inv_tran.sp文件中直接改变M1 或者 M2 描述语句中 W 后的 数值。 晶体管宽度 W 修改要求：示例中 nmos 晶体管 M1 和 pmos 晶体管 M2 大 小相同，长 L=2 ，宽 W=22 。修改时要求（ I）修改 pmos 晶体管 M2 的宽 度，nmos 晶体管 M1 大小保持不变，使得M1 M2。 5、观察电源电压比对VTC 曲线的影响： 修改电源电压 vvdd

9、 的电压值，查看电源电压改变对VTC 曲线的影响。 4. 实验结果 4.1 反相器的电路图 4.2 加入输入电压信号及反相器的spicce 文件 4.3 反相器的仿真曲线 分析：通过上图的仿真曲线，我们可以看到，当输入为高电平时，其输出为低电 平，当输入为低电平的时候， 其输出为高电平， 显然满足我们所要求的反相器功 能。 4.4 反相器的瞬时分析 4.4.1 spice 文件中加入时间分析语句以及其仿真曲线 4.4.2 out文件分析 分 析 ：下 降 时 间 fall time为1.7102e-009; 上 升 时 间rise time 为 1.6705e-009; TPHL=1.2326

10、e-009 ; TPLH=-4.5352e-010; TP =(TPHL+TPLH)= 7.7927e-10 4.4.3 修改 pmos 晶体管 M2(w=45u)，nmos 晶体管 M1 大小保持不变，使得 M1 M2。 1）pice 文件和 out 文件分析 分析：下降时间 fall time为 1.3795e-009; 上升时间 rise time 为 1.3060e-009; TPHL=1.8695e-010; TPLH=-1.1460e-010; TP =(TPHL+TPLH)= 3.6175e-10 总结： 通过对比上面对nmos 和 pmos的宽度修改的对比，我们显然发现其门延

11、迟 TP 明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。 4.5反相器的直流分析 反相器的电路图和spice文件 仿真曲线： 4.5.1修改 nmos 晶体管 M1 （W=100u ），pmos 晶体管 M2 大小保持不变，使 得 M1 M2 4.5.2 修改 pmos 晶体管 M2(w=100u)，nmos 晶体管 M1 大小保持不变， 使得 M1M2 ； 分析：通过对比上面三个VTC 曲线，我们发现通过改变mos 晶体管的宽度，可 以改变 VTC 曲线的形状， 我们发现增大 Nmos 的宽度，VTC 曲线的线性区域左 移，增大 pmos 的宽度， VTC 曲线的线性区域右移。所

12、以可以通过设计mos 晶 体管的尺寸可以得到我们所要的VTC 曲线，进而设计我们的电路。 4.5.3 观察电源电压比对 VTC 曲线的影响： 1）修改电源电压vvdd=1v时： 2）修改电源电压 vvdd=10v 分析：通过对比电源电压的改变对VTC曲线的影响， 我们发现，当电源电压 vvdd 较小时，其线性区域左移，相反，当电源电压vvdd 较大时，其线性区域右移。 所以，我们可以通过改变和设计电源电压同样可以得到我们所需要的VTC曲线， 进而设计我们所需要的电路。 5. 实验结论 通过本次实验，我们可以分别对反相器做瞬时分析和直流分析，并绘制电路的 VTC 曲线，通过改变某一 mos 晶体

13、管的宽度，我们发现其线性区域会发生变化， 而且改变电源电压的大小，同样可以影响VTC 曲线的形状。 实验三、静态组合电路设计 1. 实验目的： 1、熟悉静态互补组合电路设计方法； 2、掌握静态组合电路测试方法； 3、了解不同实现方式对静态组合电路性能的影响。 2. 实验内容： 1、 自行选择一个静态逻辑表达式，例如ABF； 2、 绘制静态互补方式逻辑电路图； 3、 采用有比逻辑实现逻辑电路； 4、 对静态逻辑电路分别进行瞬时分析； 5、观察不同实现方式对电路性能的影响； 6、观察电源电压对电路性能的影响。 3. 实验步骤 1 、绘制与非门电路图 2 、与非门瞬时分析 （1）加入测试上升时间（t

14、r）、从输入到输出的延迟（tpHL ，tpLH ），并 手工计算与非门的门延迟tp 。 （2）在 nand_tran.sp文件中直接改变晶体管描述语句中W 后的数值，修 改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下 降延迟（ tf ）、上升时间（ tr ）、从输入到输出的延迟（ tpHL ，tpLH ），并 计算与非门的门延迟tp 。观察晶体管大小改变后对延迟的影响。 3、采用有比逻辑实现相同功能电路，并对其进行瞬态分析。 4、分析不同实现方式对电路性能的影响。 5、修改电源电压vvdd 的电压值，查看电源电压改变对VTC 曲线的影响。 4.实验结果 4.1 与非门电路图

15、Spice 文件： 与非门的仿真曲线： 功能分析： 通过仿真曲线的分析，当输入A、B同时为高电平时，输出F为低电 平；当输入 A为低电平时， B为高电平时，输出F为高电平；当输入 A为高电平 时，输入 B为低电平时，其输出 F 为高电平。所以通过上面的功能分析，我们可 以发现我们所设计的电路实现了与非门的功能。 4.2 与非门的瞬时分析 1 ）在 spice 文件中加入时间分析语句及out 文件的分析 分 析 ： 下 降 时 间 fall time为1.8274e-009; 上 升 时 间 rise time 为 2.1371e-009; TPHL=1.0552e-009; TPLH=-1.1

16、383e-009; TP =(TPHL+TPLH)= 1.09675e-009 4.2.1 修改 nmos 的宽度 W=45u的 out 结果文件分析 分 析 ： 下 降 时 间 fall time为1.5066e-009; 上 升 时 间 rise time 为 2.0545e-009; TPHL=1.7249e-009; TPLH=-3.0750e-010; TP =(TPHL+TPLH)= 1.0162e-009 4.2.2 修改 pmos 的宽度 W=45u的结果文件分析 分 析 ： 下 降 时 间 fall time为1.8214e-009; 上 升 时 间 rise time 为

17、1.6748e-009; TPHL=2.5566e-0010; TPLH=1.8202e-009; TP =(TPHL+TPLH)= 1.0379e-009 总结：通过对比上面对 nmos和 pmos的宽度修改的对比， 我们显然发现其门延迟 TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。 4.3 有比逻辑功能电路的实现及瞬时分析 4.3.1 有比逻辑电路图 4.3.2 有比逻辑的仿真曲线 Out 结果文件 分 析 ： 下 降 时 间 fall time为3.6586e-009; 上 升 时 间 rise time 为 3.9548e-009; TPHL=4.8694e-008;

18、 TPLH=1.9757e-009; TP =(TPHL+TPLH)= 2.483485e-008 4.4 采用不同实现方式对电路性能的影响： 采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1 ）电压 摆幅等于电源电压； 2）逻辑电平与器件的相对尺寸无关；3）输入阻抗高，输出 阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生电阻的函数。 采用有比逻辑实现方式，它是以功耗为代价，提高了速度，相比静态互补实 现方式，其具有不对称响应和静态功耗。 4.5 修改电源电压 vvdd 的电压值，查看电源电压改变对VTC 曲线的影响 4.5.1 修改电源电压 vvdd=1v 4.5.2

19、 修改电源电压 vvdd =10 分析：通过对比上图，我们发现，虽然改变了电源电压的vvdd 的电压，但是仍 具有与非门的逻辑功能， 但是我们发现曲线的顶端会失真。而且其延迟也有所增 加。 5. 实验结论 通过本次实验， 我们绘制与非门的逻辑门电路， 同时对其进行瞬时分析和时间分 析。我们改变某一mos 晶体管的宽度，来对比其上升时间，下降时间，以及门 延迟的时间改变，我们发现增大mos 管的宽度，会减小其门延迟的时间。而且 我们改变电源电压的大小，来观察对VTC 曲线的影响。 实验四、动态组合电路 1. 实验目的： 1、熟悉动态互补组合电路设计方法； 2、掌握动态组合电路测试方法； 3、了解

20、不同实现方式对动态组合电路性能的影响。 2. 实验内容： 5、自行选择一个动态逻辑表达式，例如ABF； 6、绘制动态方式逻辑电路图，并进行瞬时分析； 7、将动态电路直接级联，进行瞬时分析； 8、在两级动态动态逻辑之间插入反相器，进行瞬时分析； 9、观察静动态不同实现方式对电路性能的影响； 3. 实验步骤： 1 绘制与非门电路图 2.与非门瞬时分析： 1）加入测试上升时间（ tr）、从输入到输出的延迟（ tpHL ，tpLH ），并手 工计算与非门的门延迟tp 。 2）在 nand_tran.sp文件中直接改变晶体管描述语句中W 后的数值，修改 晶体管的宽度W，保存后重新进行与非门的瞬态分析，并

21、测量输出的下降 延迟（tf ）、上升时间（ tr ）、从输入到输出的延迟（ tpHL ，tpLH ），并计 算与非门的门延迟tp 。观察晶体管大小改变后对延迟的影响。 3、分析 F 为高电平时，有的时间并没有达到5v 电压的原因，应如何对电 路进行改进。 4、将动态电路直接级联，并对其进行瞬态分析，分析仿真结果。在两级动 态电路之间加入反相器，进行瞬态分析，分析仿真结果。 5、分析静态以及动态不同实现方式对电路性能的影响。 4. 实验结果 4.1.1 绘制与非门的电路图 4.1.2 spice 文件 4.1.3 仿真曲线： Out 文件结果分析： 对输入 A： 分 析 ： 下 降 时 间 fa

22、ll time为2.5060e-009; 上 升 时 间 rise time 为 1.8337e-009; TPHL=4.9995e-008; TPLH=6.0953e-009; TP =(TPHL+TPLH)= 2.483485e-008 对输入 B: 分 析 ： 下 降 时 间 fall time为2.5060e-009; 上 升 时 间 rise time 为 1.8337e-009; TPHL=3.9995e-008; TPLH=-1.0939e-009; TP =(TPHL+TPLH)= 3.4e-008 4.1.4 改变晶体管的 W度，将其由 22u改为 60u，得到结果： 对输入

23、 A： 分 析 ： 下 降 时 间 fall time为2.3558e-009; 上 升 时 间 rise time 为 1.6159e-009; TPHL=4.9904e-008; TPLH=4.8349e-009; TP =(TPHL+TPLH)= 2.51937e-008 对输入 B： 分 析 ： 下 降 时 间 fall time为2.3558e-009; 上 升 时 间 rise time 为 1.6159e-009; TPHL=3.9904e-008; TPLH=-1.0952e-009; TP =(TPHL+TPLH)= -3.4808e-008 总结：通过对比分析前面二者的数据

24、，我们发现同时对于A输入，增大 mos晶体 管的宽度，其延迟时间增大，对于输入B，我们发现其延迟为负值，所以这一组 数据我们作为错误数据。 当然对于第一种的数据结果， 我们还是表示怀疑。 总之 在整个电路的瞬时分析及时间分析，我们对于基本的知识还是有所掌握和来了 解，达到了实验目的和实验要求。 4.3 分析 F 为高电平时，有的时间并没有达到5v 电压的原因，应如何对电路进 行改进。 这主要由于动态组合电路存在静态功耗：对于常规CMOS 电路，在稳态时不存在 直流导通电流， 理想情况下静态功耗为零， 但是由于亚阈值漏电流的存在，使得 电路的静态功耗并不为零。 改进方法：在电路中加入一个维持管。

25、 4.4.1 直接级联： 电路图： Spice文件和仿真曲线： Out 文件结果分析： 分 析 ： 下 降 时 间 fall time为2.0236e-007; 上 升 时 间 rise time 为 -2.5903e-009; TPHL=2.2997e-008; TPLH=1.8173e-009; TP =(TPHL+TPLH)= 2.0585e-008 4.4.2 在两级级联中加入反相器： 电路图： Spice 文件和仿真曲线： Out 文件结果分析 分 析 ： 下 降 时 间 fall time为2.4168e-009; 上 升 时 间 rise time 为 2.5420e-009;

26、TPHL=3.0752e-008; TPLH=-1.9292e-008; TP =(TPHL+TPLH)= 5.73e-9 4.5 分析静态以及动态不同实现方式对电路性能的影响 采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1 ）电压摆幅等于电源电压； 2）逻辑电平与器件的相对尺寸无关；3）输入 阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生 电阻的函数。 采用动态的实现方式，相比静态实现方式， 其对电路性能影响具有以下特点： 1）任何时候，通过低阻通路，输出连在VDD 或 VSS （除非在开关的瞬间）； 任何时候。总是输出布尔函数值 （除非在开关的瞬间）

27、; 扇入 n 需要 2n 晶体管 （其 中一半为 P管） 2）动态电路依赖高阻节点电容暂存信号电荷；结构简单， 寄生小，速度快， 易受噪声影响；扇入n 需要 n+2 晶体管（其中 n+1个 N管和一个为 P管） 5. 实验结论 通过本次实验，我们实现了动态组合电路与非门逻辑电路。成功地在 S-Edit 画图板上绘制与非门的动态组合逻辑电路。同时对其进行瞬时分析和时间 分析，得到上升时间、下降时间、以及门延迟。同时我们通过改变某一mos 管 的宽度，来分析其对时间分析的影响。之后我们绘制两级级联电路，对比在加入 反相器和不加反相器时，二者的区别。通过分析，我们显然发现，加入反相器才 具有正确的逻

28、辑功能。 实验五、时序电路设计 1. 实验目的： 1、熟悉时序电路设计方法； 2、掌握时序测试方法； 3、了解不同实现方式对时序电路性能的影响。 2. 实验内容： 1、自行选择一个时序电路，例如，正锁存器； 2、绘制时序逻辑电路图，并进行瞬时分析； 3、分析时序电路的建立时间和保持时间； 4、利用 TSPC方式实现一个组合逻辑，并进行瞬时分析； 5、绘制双稳电路电路图，对其进行瞬时分析，观察波形图，分析其工作原 理。 3. 实验步骤： 1、绘制正锁存器电路图： 2、正锁存器瞬时分析 3、 通过改变输入数据端得初始延迟initial delay, 改变数据变化沿和时钟有 效信号之间的距离， 分析

29、时序电路的建立时间和保持时间。分析建立时间时， 应让数据变化沿和时钟有效信号的距离越来越近；分析保持时间时，应让数 据变化沿和时钟有效信号的距离越来越远。脉冲信号设置命令“v4 D Gnd pulse(0.0 5.0 10n 10n 10n 100n 200n)”中第一个 10n 即为初始延迟。 4、将利用 TSPC方式实现一个组合逻辑，并进行瞬时分析。 5、将两个反相器首尾相连， 并在两个连线上引出输入及输出端口，构成双稳 电路。绘制其电路图，并进行瞬时分析，观察波形，分析其工作原理。 6、分析 TSPC、静态以及动态不同实现方式对电路性能的影响。 4. 实验结果 4.1 绘制正锁存器的电路

30、图 Spice 文件： 仿真曲线： 分析：通过上图分析，我们可以得到当CLK 为高电平时，输入为高电平，输出 也为高电平；输入为低电平时，输出也为低电平；当CLK 为低电平时，输出保 持不变。通过上图以及理论知识的分析， 我们可以得到我们所绘制电路实现了锁 存器的逻辑功能。 4.2 电路的瞬时分析 Out 文件的结果分析 Td-q =( dqdelayHL+dqdelayLH)/2=2.16905e-9 Tc-q)=(cqdelayHL+cqdelayLH)/2=3.7169e-8 4.4TSPC 电路的实现。 电路图： Spice 文件： 仿真曲线： 分析：通过上图，我们可以得到：当CLK

31、为高电平的时候，输入也为高电平时， 输出也为高电平， 当输入为低电平的时候， 输出也为低电平。 结合对电路图的理 论分析，我们发现我们所绘制的电路实现了TSPC的电路逻辑功能。 4.5 双稳态电路的实现 电路图： Spice 文件 ; Out 仿真曲线： 分析:通过上图，我们可以观察到，当输入为高电平时，输出为低电平，而且一 直保持稳定的低电平， 只有通过改变输入为低电平，输出才变为高电平， 而且一 直保持稳定。所以我们所绘制的电路图实现了双稳态电路的逻辑功能。 4.6 分析 TSPC、静态以及动态不同实现方式对电路性能的影响。 TSPC电路避免了两相时钟信号的偏移问题，简化了电路和时钟信号；

32、 采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1 ）电压摆幅等于电源电压； 2）逻辑电平与器件的相对尺寸无关；3）输入 阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生 电阻的函数。 采用动态的实现方式，相比静态实现方式， 其对电路性能影响具有以下特点： 3）任何时候，通过低阻通路，输出连在VDD 或 VSS （除非在开关的瞬间）； 任何时候。总是输出布尔函数值 （除非在开关的瞬间） ; 扇入 n 需要 2n 晶体管 （其 中一半为 P管） 4）动态电路依赖高阻节点电容暂存信号电荷；结构简单，寄生小，速度快， 易受噪声影响；扇入n 需要 n+2 晶体管（其中 n+1个 N管和一个为 P管） 5、实验结论 通过本次实验，我们了解了基本的时序电路，并学习和设计TSPC 电路，在 本实验中， 我们绘制了正锁存器电路， 并对其进行瞬时分析和时间分析，验证其 逻辑功能。以及学习双稳态电路，并对其进行功能验证。通过本实验，我们掌握 的知识和 spice 软件的应用有了更进一步的提高。