FPGA课程设计(最终版)要点.pdf

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1、武汉理工大学FPGA 应用课程设计 I 课程设计任务书 学生姓名：专业班级： 指导教师：工作单位：信息工程学院 题目: 电子琴的设计 课程设计目的： FPGA 原理与应用课程设计的目的是为了让学生熟悉基于VHDL语言进行 FPGA 开发的全流程，并且利用FPGA 设计进行专业课程理论知识的再现，让学生体会 EDA 技术的强大功能，为今后使用FPGA 进行电子设计奠定基础。 课程设计内容和要求 设计内容： （1）设计一个八音电子琴。 （2）由键盘输入控制音响，同时可自动演奏乐曲。 （3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已 存入的乐曲。 要求每个学生单独完成课程设计

2、内容，并写出课程设计说明书、说明书应该包括所 涉及到的理论部分和充足的实验结果，给出程序清单，最后通过课程设计答辩。 时间安排： 序号阶段内容 所需时 间 1 方案设计1 天 2 软件设计2 天 3 系统调试1 天 4 答辩1 天 合计5 天 指导教师签名：年月日 武汉理工大学FPGA 应用课程设计 II 系主任（或责任教师）签名：年月日 武汉理工大学FPGA 应用课程设计 III 目录 摘 要. 1 Abstract 2 1 设计意义和要求 3 1.1 设计意义 3 1.2 功能要求 3 2 方案论证及原理分析 4 2.1 实现方案比较 4 2.2 乐曲实现原理 4 2.3 系统组成及工作原

3、理 6 3 系统模块设计 8 3.1 顶层模块的设计 8 3.2 乐曲自动演奏模块的设计 8 3.3 音阶发生器模块的设计 9 3.4 数控分频器模块的设计 9 4 程序设计 . 11 4.1VHDL设计语言和 ISE 环境简介 . 11 4.2 顶层模块的程序设计. 12 4.3 乐曲自动演奏模块的程序设计. 13 4.4 音阶发生器模块的程序设计. 13 4.5 数控分频模块的程序设计. 14 5 设计的仿真与实现. 15 5.1 乐曲自动演奏模块仿真. 15 5.2 音调发生模块仿真. 18 5.3 数控分频模块仿真. 19 5.4 电子琴系统的仿真. 20 5.5 设计的实现 . 22

4、 5.6 查看 RTL视图 . 23 5.7 查看综合报告 . 25 6 心得体会 . 31 7 参考文献 . 32 8 附录 . 33 武汉理工大学FPGA 应用课程设计 1 摘 要 随着基于 FPGA 的 EDA 技术的发展和应用领域的扩大与深入，EDA技术在电子信息、 通信、自动控制用计算机等领域的重要性日益突出。EDA技术就是以计算机为工具，设 计者在 EDA 软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成 逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适 配编译、逻辑映射和编程下载等工作。 利用 EDA工具，电子设计师可以从概念、算法

5、、协议等开始设计电子系统，大量工 作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC 版图或 PCB版图的整个过程的计算机上自动处理完成。 此次设计主要是基于VHDL 文本输入法设计乐曲演奏电路， 运用 VHDL 语言对简易电 子琴的各个模块进行设计，并使用EDA 工具对各模块进行仿真验证。该系统基于计算机 中时钟分频器的原理，采用自顶向下的设计方法来实现，通过按键输入来控制音响或者 自动演奏已存入的歌曲。系统由乐曲自动演奏模块、音调发生模块和数控分频模块三个 部分组成。选择手动弹奏模式按键时，按下音符键后就会选通相应的频率输出；选择自 动演奏模式按键时，储存器会将编写好的

6、音符信息依次取出，去选通各个对应的频率输 出，实现自动演奏。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进 行编程、时序仿真、电路功能验证，奏出美妙的乐曲（当然由于条件限制，暂不进行功 能验证，只进行编程和时序仿真） 。 关键词： EDA ，VHDL ，电子琴，自动演奏 武汉理工大学FPGA 应用课程设计 2 Abstract With the expansion and further FPGA-based EDA technology development and applications, the importance of EDA technology in the f

7、ield of electronic information, communication, computer and other automatic control have become increasingly prominent. EDA technology is to the computer as a tool designer in the EDA software platform, hardware description language HDL complete the design file and then automatically done by compute

8、r logic compilation, simplification, segmentation, integration, optimization, placement, routing and simulation, until for specific target chip adapter compilation, mapping and logic programming download work. Use of EDA tools, electronic designers from concept, algorithms, protocols, and so began t

9、he design of electronic systems, a lot of work can be done by computer and electronic products can be from the circuit design, performance analysis to the entire process of IC layout design or layout of the PCB automatic processing is completed on the computer. The design is mainly based on VHDL tex

10、t input music performance circuit design, each module using VHDL language of simple flower design, and the use of EDA tools for simulation of each module. The system is based on the principle of the computer clock divider, using top-down design approach to achieve, through the key input to control t

11、he sound or song to automatically play has been deposited. System from automatically playing music module, tone generator module and NC divider module three parts. When you select the manual mode after the play button, it will note is pressed the corresponding frequency strobe output; Select Auto Pl

12、ay mode button, the reservoir will be removed in order to write good music information, each corresponding to the frequency of the strobe output, automatic playing. System implementation is hardware description language VHDL by a modular approach to design, and then programming, timing simulation, c

13、ircuit functional verification, play wonderful music (of course, due to constraints, they will not perform functional verification, and timing simulation program only) . Key words: EDA, VHDL, electronic organ, automatic play 武汉理工大学FPGA 应用课程设计 3 1 设计意义和要求 1.1 设计意义 电子琴作为音乐与科技的产物，在电子化和信息化的时代，为音乐的大众化做出了

14、 很大的贡献，歌曲的制作大多数都要由电子琴来完成，然后通过媒介流传开来，电视剧 和电影的插曲、电视节目音效、甚至手机铃声，都很可能包含电子琴的身影。 电子琴是数字电路中的一个典型应用。然而在实际的硬件设计中用到的器件非常 多，连线比较复杂，同时会产生比较大的延时，从而造成测量误差较大，可靠性不好。 以 EDA 工具作为开发手段，运用VHDL 硬件描述语言可以使使整个系统大大简化，提 高了电子琴整体的性能和可靠性。 1.2 功能要求 1）设计一个八音电子琴； 2）由键盘输入控制音响，同时可自动演奏乐曲； 3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存 入的乐曲。 武汉理

15、工大学FPGA 应用课程设计 4 2 方案论证及原理分析 2.1 实现方案比较 方案一 ：采用数字逻辑电路制作，用IC 拼凑焊接实现。其特点是直接用现成的IC 组合而成，简单方便， 但本系统需用到许多分频器，这就使得需要用到相当多的IC，从 而造成了体积过于庞大，而且连线也会比较复杂。 方案二： 由单片机来完成设计。可用单片机控制键盘的输入，以及产生相应的频率 信号作为输出。目前，单片机的功能已比较强大，集成度日益增高且其设计和控制比较 容易。但是由于在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电 路，如锁存器，译码器等都需要单独的电路， 因此整个系统显得十分复杂， 抗干扰性差

16、， 在运行过程中容易死机或进入死循环，可靠性降低，而功耗费用增高。 方案三 ：采用可编程逻辑器件（ FPGA ）来完成该设计，将所有器件集成在一块芯片 上，大大减小了电子琴的体积，可靠性和精度都比较好。用VHDL 编程实现时更加方便， 而且易于进行功能扩展，并可调试仿真，制作时间大大缩短。 综合分析后我认为，方案三采用FPGA的方法来实现，不仅可以实现按键播放音乐 和自动播放音乐的要求，有较高的灵敏度和可靠性。并且原理方法和模块结构清晰，制 作方案比较容易实现，所以我采用方案三作为具体实现方案。 2.2 乐曲实现原理 乐曲都是由一连串的音符组成，按照乐曲的乐谱依次输出这些音符所对应的频率， 就

17、可以在扬声器上连续地发出各个音符的音调。为了准确地演奏出一首乐曲，仅仅让扬 声器能够发出声音是远远不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时 间。由此可见，乐曲中每个音符的发音频率以及音符持续的时间是乐曲能够连续演奏的 两个关键因素。 乐曲的 12平均率规定： 每 2个八度音之间的频率要相差1倍，比如简谱中的中音2 与高音 2。在 2 个八度音之间，又可分为12 个半音。另外，音符A(简谱中的低音 5)的 频率为 392Hz，音符 E 到 F 之间、B 到 C 之间为半音，其余为全音。由此可以计算出简 谱中从低音 l 至高音 1 之间每个音符的频率。简谱音名与频率对应关系如表2-1

18、 所示： 武汉理工大学FPGA 应用课程设计 5 表 2-1 简谱音名与频率的对应关系 使用一分频器来产生各音符所需的频率，但由于各音符对应的频率多为非整数，而 分频系数又不能为小数，所以必须将计算得到的分频数四舍五入取整数。若分频器时钟 频率过低，则由于分频系数过小，四舍五入取整数后的误差较大；若时钟频率过高，虽 然误差变小，但分频数将会变大。在实际的设计中应综合考虑这两方面的因素，在尽量 减小频率误差的前提下取合适的时钟频率。实际上，只要各个音符间的相对频率关系不 变，演奏出的乐曲听起来都不会走调。 设计的音乐电子琴选取32MHZ 的系统时钟频率。在数控分频器模块，首先对时钟 频率进行 4

19、 分频，得到 8MHZ 的输入频率， 然后再次分频得到各音符的频率。由于数控 分频器输出的波形是脉宽极窄的脉冲波，为了更好的驱动扬声器发声，在到达扬声器之 前需要均衡占空比，从而生成各音符对应频率的对称方波输出。这个过程实际上进行了 一次二分频，将脉冲展宽。 因此，分频系数的计算可以按照下面的方法进行。以中音1 为例，对应的频率值为 523Hz，它的分频系数应该为： 7648 523 104 523 4 6 MHZ 至于其他音符，可由上式求出对应的分频系数，这样利用程序可以很轻松地得到相 应的乐声。各音名对应的分频系数如表2-2 所示： 音名频率/Hz音名频率/Hz音名频率/Hz 低音 126

20、2 中音 1523 高音 11047 低音 2296 中音 2587 高音 21175 低音 3330 中音 3659 高音 31319 低音 4350 中音 4698 高音 41397 低音 5392 中音 5784 高音 51568 低音 6440 中音 6880 高音 61760 低音 7494 中音 7988 高音 71976 武汉理工大学FPGA 应用课程设计 6 音名频率/Hz 分频系数音名频率/Hz 分频系数 中音 1 523 7648 高音 1 1047 3820 中音 2 578 6920 高音 2 1175 3404 中音 3 659 6069 高音 3 1319 3032

21、 中音 4 698 5730 高音 4 1397 2863 中音 5 784 5102 高音 5 1586 2522 中音 6 880 4545 高音 6 1760 2272 中音 7988 4048 高音 71976 2024 低音 5392 10204 低音 6440 9090 表 2-2 各音名对应的分频系数 音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此，要控制音符 的音长，就必须知道乐曲的速度和每个音符所对应的节拍数。如果将全音符的持续时间 设为 1s的话，那么一拍所应该持续的时间为0.25 秒，则只需要提供一个4HZ 的时钟频 率即可产生四分音符的时长。 至于音长的控

22、制，在自动演奏模块，每个乐曲的音符是按地址存放的，播放乐曲时 按 4HZ 的时钟频率依次读取简谱，每个音符持续时间为0.25 秒。如果乐谱中某个音符 为三拍音长，那又该如何控制呢？其实只要在3 个连续地址存放该音符，这时就会发三 个 0.25 秒的音长，即持续了三拍的时间，通过这样一个简单的操作就可以控制音长了。 2.3 系统组成及工作原理 2.3.1系统组成 整个系统由乐曲自动演奏模块、音调发生器模块和数控分频器模块三个部分组成。 乐曲自动演奏模块又包含了键盘的编码，并且设置了一个自动演奏/键盘输入切换 auto。 乐曲自动演奏模块的作用是产生发声控制输入信号。音调发生器根据发声控制输入产生

23、 获得音阶的分频预置值（即分频系数） 。数控分频器根据分频预置值对FPGA 的基准频 率进行分频，得到与各个音阶对应的频率输出。系统组成框图如图2-1 所示。 武汉理工大学FPGA 应用课程设计 7 图 2-1 系统组成框图 2.3.2系统工作原理 系统的基准时钟脉冲为32MHz，所以在本设计中需要将其进行分频，以得到所需 要的脉冲来发出相应的音符。 键盘输入一共有 9 个按键，除了 8 个音符对应的按键之外， 还设置一个自动演奏 /键盘输入切换 auto，它不是一个单独的模块， 它和其他按键一起包 含在乐曲自动演奏模块中，作用相当于一个开关。 当 auto=“0”时，选择自动演奏音乐存储器里

24、面的乐曲，自动演奏模块以4Hz 的频 率输出 8 位发声控制输入信号，再送入音调发生器。当8 位发声控制输入信号中的某一 位为高电平时， 则对应某一音阶的数值将在端口tone输出，该数值即为该音阶的分频预 置值，音调发生器还输出音符显示信号、高低音显示信号。最后由数控分频模块按照音 调发生器输出的分频预置值进行分频，得到存储的乐曲的音符的频率，之后由扬声器输 出对应的声调。 auto=“1”时，选择键盘输入的信号，8 个按键分别对应8 个音符，自动演奏模块 将按键输入转化为8 位发声控制输入信号送入音调发生器，最后通过数控分频模块得到 按键对应的音符的频率，之后由扬声器输出对应的声调。 键盘7

25、:0 自动演奏/按键 输入选择 乐曲自动 演奏 音调发生 器 数控分频 器 32MHz系 统时钟 音符显示 高低音显示 扬声器 武汉理工大学FPGA 应用课程设计 8 3 系统模块设计 3.1 顶层模块的设计 VHDL 采用的是自顶向下的设计方式，顶层模块由乐曲自动演奏（automusic ） ，音 调发生器（ tone）和数控分频器（speaker ）三个模块组成。其中乐曲自动演奏部分 （automusic） 又包括了键盘编码， 还设置了一个自动演奏 /键盘输入切换 auto， 即当 auto= “0”时，选择自动演奏音乐存储器里面的乐曲，auto= “1”时，选择由键盘输入的信号， 再对其

26、进行编码。 两种情况下输出的都是八位二进制数，对应音调发生器的输入。 图 3-1 即是顶层模块设计原理图。 图 3-1 顶层模块设计原理图 3.2 乐曲自动演奏模块的设计 为了实现电子琴的功能要求，需要设计一个自动演奏模块，该模块的作用是产生8 位发声控制输入 index。当 auto 为“0”或“ 1”时可以选择自动演奏或者键盘输入，如 果 auto 为“0” ，则由存储在此模块中的8 位二进制数来作为发声控制输入index，由此 便可自动演奏乐曲；当auto 为“1”时，则由键盘的输入转化为8 位 2 进制数作为发声 控制输入 index。此模块的 VHDL 语言中包括三个进程，首先是对基

27、准脉冲进行分频得 到 4Hz 的脉冲，作为第二个进程的时钟信号， 它的目的是控制每个音阶之间的停顿时间， 此处便是 1/4=0.25s；第二个进程完成自动演奏部分乐曲的地址累加；第 3 个进程是输出 武汉理工大学FPGA 应用课程设计 9 存储的自动演奏的乐曲或键盘输入的发声控制输入index。乐曲自动演奏模块如图3-2 所示。 图 3-2 乐曲自动演奏模块 3.3 音阶发生器模块的设计 音阶发生器的作用是产生获得音阶的分频预置值。当8 位发声控制输入 index 中的 某一位为高电平时， 则对应某一音阶的数值将以端口tone输出，作为获得该音阶的分频 预置值，该值作为数控分频器的输入，来对4

28、MHz 的脉冲进行分频，由此得到每个音阶 相应的频率，例如输入 index=“00000010“， 即对应的按键是 2， 产生的分频系数便是6920 由 code输出对应该音阶简谱的显示数码；由high 输出指示音阶高8 度的显示，高电平 有效。音阶发生器如图3-3 所示。 图 3-3 音阶发生器模块 3.4 数控分频器模块的设计 数控分频模块的目的是对基准脉冲分频，得到 0,1,2,3,4,5,6,7七个音符对应频率。 该 模块的 VHDL 描述中包含了三个进程。首先对32MHz 的基准脉冲进行分频得到8MHz 武汉理工大学FPGA 应用课程设计 10 的脉冲，然后按照tone1输入的分频系

29、数对8MHz 的脉冲再次分频，得到的便是所需要 的频率。而第三个进程的作用是在音调输出时再进行二分频，将脉冲展宽，以使扬声器 有足够功率发音。 图 3-4 数控分频器模块 武汉理工大学FPGA 应用课程设计 11 4 程序设计 4.1VHDL 设计语言和 ISE 环境简介 4.1.1VHDL 语言简介 VHDL 是超高速集成电路硬件描述语言，是一种用于电路设计的高级语言。它出现 于 80 年代后期，最初是由美国国防部开发出来的，是为了供美军用来提高设计的可靠 性和缩减开发周期的一种使用范围较小的设计语言。VHDL主要是应用在数字电路的 设计中。目前，它在中国的应用多数是用在FPGA/CPLD/

30、EPLD 的设计中，同时也被一 些实力较为雄厚的单位用来设计ASIC。 VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计特点。 其开发流程：在顶层用方框图或硬件语言对电路的行为进行描述后，进行系统仿真验证 和纠错。再用逻辑综合优化工具生成具体的门级逻辑电路的网表。然后通过适配器将网 表文件配置于指定的目标器件，产生最终下载文件或配置文件。最后把适配后生成的下 载或配置文件通过编程器或编程电缆下载到具体的FPGA/CPLD 器件中去，以便进行硬 件调试和验证，而实现可编程的专用集成电路ASIC 的设计。 VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具

31、有硬件 特征的语句外， VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语 言。VHDL 系统设计与其他硬件描述语言相比，VHDL 具有更强的行为描述能力，从而 决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器 件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 4.1.2 Xilinx ISE 简介 Xilinx 是最大的 FPGA/CPLD 生产商之一，其设计开发的软件也不断升级换代，已 从 Foundation系列发展到目前的ISE 13.x 系列。 ISE（Integrated System Configuration ） 是集成综合环

32、境的简称， 是 Xilinx 提供的一套工具集， 其集成的设计工具可以完成整个 FPGA/CPLD 的开发过程。 ISE 具有强大辅助功能，在编写代码时可以使用编写向导生成文件共和模块框架， 武汉理工大学FPGA 应用课程设计 12 也可使用语言模板（ Language Templates ）帮助编写代码。在图形输入时可以使用ECS 的辅助项帮助设计原理图。 另外，ISE 的 Core Generator和 LogiBLOX 工具可以方便地 生成 IP Core （IP 核）与高效模块为用户所用，大大减少了设计者的工作量，提高了设 计效率与质量。 ISE 通过改进综合、实现等关键环节的优化手段

33、与方法，提高了设计的工作速度， 减小了设计消耗的面积，使设计结果能更好地调动芯片的内部资源，工作更高效。 4.2 顶层模块的程序设计 顶层模块（ top）是整个电子琴设计的核心，也是VHDL 程序的主程序，其他三个 子模块的源程序都是作为子程序分别实现电子琴的某一功能，而顶层模块则通过调用子 程序最终实现乐曲演奏的目的，奏出美妙的乐曲。利用VHDL 语言 COMPONENT 将三 个模块组合起来，其中3 个模块和顶层模块的输入输出是一一对应的，比如auto 对应 handTOauto, tone0对应 tone2, spks对应 spkout等。设计时采用自顶而下的设计方法，其 软件流程图如图

34、 4-1 所示。 图 4-1 顶层模块软件流程图 进入 自动演奏 键盘输入 否 乐曲存储 32M 时钟 数控分频 音调发声 音符显示和高 低音显示 是 武汉理工大学FPGA 应用课程设计 13 4.3 乐曲自动演奏模块的程序设计 该模块的VHDL 源程序主要由3 个工作进程组成，分别为PULSE0，MUSIC 和 COM1。PULSE0 的作用是判断自动演奏（键盘输入）的值0 或（1） ，若为 0 则要将系 统时钟进行 8M 的分频， 得到 4Hz 的信号 clk2。 如果产生了 clk2， 那么第二个进程 MUSIC 就会根据 clk2 时钟完成自动演奏部分乐曲的地址累加。在第三个进程中就根

35、据地址输出 存储的乐曲对应的音符的8 位发声控制输入index，如果在第一个进程中判断为键盘输 入，在此进程中就将输入按键对应的音符转化为8 位发生控制输入index。软件流程图 如 4-2 所示。 图 4-2 乐曲自动演奏模块流程图 4.4 音阶发生器模块的程序设计 音阶发生器模块的作用是产生音阶的分频预置值。该模块的唯一输入信号INDEX 对应就是自动模块中最后的输出INDEX0 。 音符显示信号 CODE， 高低音显示信号 HIGH 和音符分频系数 TONE 都是根据音符输入确定的。比如我们自定义INDEX 第 1 位为高 电平时，它的分频系数则为6920， 音符显示信号为0010010

36、,此时高低音显示 0 表示非高 音。部分源程序如下： 进入 自动演奏 键盘输入 否 分频产生 clk2 32M 时钟 输出 8位 发声控制 是 地址自动 累加 读出乐曲对 应的音符 武汉理工大学FPGA 应用课程设计 14 CASE INDEX IS WHEN“00000010“=TONE0TONE0TONE0New Source., 选择文件 类型为 Test Bench Waveform ，键入文件名“ Testautomusic ” ，单击“ Next”, 在本步骤中 可以将波形文件与automusic.vhd 文件进行关联，如图5-1 所示。继续单击“ Next”直 到完成。 图 5-

37、1 波形与 VHDL 文件关联 此时， HDL Bencher 程序启动，如图 5-2 所示，可以选择哪一个信号是时钟信号并 可以输入所需的时序需求，系统时钟信号为32MHz ，但是由于限制只能选择时钟周期为 32ns，因此仿真时时钟信号为31.25MHz 。 图 5-2 仿真时间参数设置 武汉理工大学FPGA 应用课程设计 16 这时出现了如图5-3 所示的波形图，可以单击波形图中的蓝色方块来设置波形电平 的高低，并可以拉动仿真时间线。此时设置Auto=“0” ，选择自动演奏。 图 5-3 HDL Bencher 中输入波形的设置 （2）设计的仿真 单 击 Sourcese 窗口 中的tes

38、tbench，则 在Processes 窗 口 中显 示Xilinx ISE Simulator 工具栏，扩展开后，右键单击Simulator Behavioral Model, 选择 Properties, 对 Simulation Run Time 输入 10000ns ，单击 OK 按钮, 如图 5-4 所示。 图 5-4 设置 Properties 武汉理工大学FPGA 应用课程设计 17 双击 Processes 窗口中的Simulate Behavioral Model 对设计进行仿真， 在右方窗口 弹出仿真结果的波形，如图5-5 所示。 图 5-5 仿真结果及示意 （3）仿真结果

39、分析 按照设置输入系统时钟信号CLK 为 31.25MHz，自动演奏 AUTO 设为 0，键盘输入 信号 INDEX2 为 0x00。从图中可以看出，输出INDEX0 是程序中存储的乐曲的音符。 若将 ATUO 设为 1，并设置相应的键盘输入INDEX2 ，进行仿真如图5-6 所示，输出 INDEX0 与键盘输入相同，符合设计要求。 （由于输入频率太高，实验条件所限，如按 源程序仿真将看不到输出波形， 因此将原脉冲的分频点4000000和 8000000改为 4 和 8） 图 5-6 仿真结果示意 武汉理工大学FPGA 应用课程设计 18 5.2 音调发生模块仿真 （1）创建 Testbenc

40、h波形源文件 新建一个 Testbench波形源文件，并与tone.vhd 文件关联，出现如图5-7 所示的波 形图。单击波形图中的蓝色方块来设置音符输入信号INDEX电平的高低，设置音符输入 INDEX7:0 从 0x01 到 0x80。 图 5-7 HDL Bencher 中输入波形的设置 （2）设计的仿真 双击 Processes 窗口中的Simulate Behavioral Model 对设计进行仿真， 在右方 窗口弹出仿真结果的波形，如图5-8 所示。 图 5-8 仿真结果及示意 武汉理工大学FPGA 应用课程设计 19 （3）仿真结果分析 由仿真结果图可以看出，当音符输入信号IN

41、DEX7:0 为 00000001时，输出分频系 数 TONE0 为 7648，输出音符显示信号CODE6:0为 1001111, 高低音显示信号 HIGN 为 0。并且随着音符输入信号INDEX7:0 的改变，输出信号按照程序设定改变，符合设计 要求。 5.3 数控分频模块仿真 （1）创建 Testbench波形源文件 新建一个 Testbench波形源文件，并与speaker.vhd文件关联，出现如图5-9 所示的 波形图。系统时钟信号为32MHz ，但是由于仿真限制只能选择时钟周期为100ns，并且 只能设置分频系数为TONE10:2047。 图 5-9 HDL Bencher 中输入波

42、形的设置 （2）设计的仿真 设置分频系数为4， TONE1 取值为 3， 双击 Processes 窗口中的Simulate Behavioral Model 对设计进行仿真，在右方窗口弹出仿真结果的波形，如图5-10 所示。 图 5-10 仿真结果及示意 武汉理工大学FPGA 应用课程设计 20 （3）仿真结果分析 由仿真结果图可以看出，系统时钟首先被4 分频，然后根据分频系数再次分频。此 时分频系数为 4，进行 4 分频。最后进行二分频，将脉冲展宽，以使扬声器有足够功率 发音。图中输出 SPKS的周期为 CLK1 的 32倍，频率是 CLK1 的 1/32。 5.4 电子琴系统的仿真 （1

43、）创建 Testbench波形源文件 新建一个 Testbench波形源文件，并与 top.vhd 文件关联，系统时钟信号为32MHz ， 但是由于限制只能选择时钟周期为32ns，因此仿真时时钟信号为31.25MHz 。 这时出现了如图5-11 所示的波形图，可以单击波形图中的蓝色方块来设置波形电 平的高低，并可以拉动仿真时间线。此时设置Auto=“1” ，选择键盘输入。再设置键盘 输入 INDEX17:0 为 00010000。 图 5-11 HDL Bencher 中输入波形的设置 （2）设计的仿真 单 击 Sourcese 窗口 中的testbench，则 在Processes 窗 口

44、中显 示Xilinx ISE Simulator 工具栏，扩展开后，右键单击Simulator Behavioral Model, 选择 Properties, 对 Simulation Run Time 输入 900us，单击 OK 按钮, 如图 5-12 所示。 武汉理工大学FPGA 应用课程设计 21 图 5-12 设置 Properties 双击 Processes 窗口中的Simulate Behavioral Model 对设计进行仿真， 在右方窗口 弹出仿真结果的波形，如图5-13 所示。 图 5-13 仿真结果及示意 （3）仿真结果分析 按照设置输入系统时钟信号CLK 为 31

45、.25MHz，AUTO 设为 1，键盘输入信号 INDEX1 为 00010000。从图中可以看出，输出音符显示信号CODE 为 0100100，表示为 中音5，高低音显示信号为0，表示为非高音。可以看出输出音频信号周期为 9 1013022282651114s，因此可以计算出音频信号频率约768Hz，与中音 5 的频率 武汉理工大学FPGA 应用课程设计 22 784Hz 相差不大，设计符合要求。当AUTO 设置为 1 时，可以按照程序存储的曲目以 4Hz 为节拍输出音频信号，也符合要求。 5.5 设计的实现 （1）在工程的Sources 窗口， Sources for 选择 Synthes

46、is/Implementation ，并单击工程 的顶层文件 top.vhd。 （2）在在工程的资源操作窗（Processes ） ，双击 Implement Design。 （3）当实现设计（ Implement Design）运行的过程中，展开实现（Implement Design） 的步骤，会看到实现过程中，首先是进行综合（Synthesis） ，然后才依次完成实现的步 骤。当完成相关操作后， 在每个操作步骤前会显示一个小图标，表示该步骤的完成情况。 （4） 当完成这些操作步骤后， 生成相应的操作报告供查看。 实现操作完成后，再看 design utilization 的 Design

47、Summary 窗口，如图 5-14 所示。此窗口中的信息包括资源利用率， 在调试的过中很重要。 图 5-14 Design Summary 窗口 武汉理工大学FPGA 应用课程设计 23 5.6 查看 RTL 视图 在综合之后，使用RTL 视图工具，可以让设计者非常清楚的看到设计的寄存器级 的原理图，从而使设计者能将HDL 代码和实际电路有效的联系起来，更容易发现问题 和解决问题，提高设计效率。 首先选中要查看RTL 视图的文件 top.vhd，然后在 Process for: top - Behavioral 中 Synthesize-XST图标的子菜单中单击View RTL Schema

48、tic图标可以查看 RTL 视图。 图 5-15 顶层模块RTL 视图 图 5-16 顶层模块RTL 视图 武汉理工大学FPGA 应用课程设计 24 图 5-17 乐曲自动演奏模块RTL 视图 图 5-18 数控分频器模块RTL 视图 武汉理工大学FPGA 应用课程设计 25 图 5-19 音阶发生器模块RTL 视图（上、下） 5.7 查看综合报告 截取部分综合报告如下： = * HDL Synthesis * = Performing bidirectional port resolution. INFO:Xst:2679 - Register in unit has a constant

49、value of 00000 during circuit operation. The register is replaced by logic. Synthesizing Unit . 武汉理工大学FPGA 应用课程设计 26 Related source file is “C:/Xilinx91i/Test/top/automusic.vhd“. WARNING:Xst:647 - Input is never used. Unit synthesized. Synthesizing Unit . Related source file is “C:/Xilinx91i/Test/top/tone.vhd“. Unit synthesized. Synthesizing Unit . Related source file is “C:/Xilinx91i/Test/top/speaker.vhd“. WARNING:Xst - Property “use_d