PADS经验总结要点.pdf

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1、1. 输入网表： 在 PADS layout中，输入网表有两种方法，一种是使用logic中的同步器；另一 情况是当你用其它软件( 如 ORCAD) 绘制原理图，而需要用layout来布 PCB时，可以通过： File/Import将网表输入 2. PADS 库文件介绍： *.pt4 元件类型库 (Part Type) *.pd4 PCB封装库 (PCB Decal) *.ld4 逻辑封装库 (logic Decal) *.ln4 线型库 (Lines) 主要用于绘制原理图的背景版图 3.电路模块的拷贝 Copy to file 将原理图拷贝到*.grp文件，可以由此建立一个常用的电路模块库可以

2、通 过 Paste from file来由库文件中调用电路模块。 4. Copy as bitmap 将原理图中的电路模块或接口转成BMP文件，复制到剪切板中。可以用于作 设计说明文档。具体步骤为：先选edit/copy as bitmap,然后在原理图中选择你要复制的范围 电路，可以将该部分电路位置作个调整，以便更好的选择。如果有文档背景要求，可以先作个单 色过彩色的颜色方案（如把背景色调成白色，以适应文档背景色） 4. PADS layout中,Preferences/Design选项卡中 ,Stretch Traces During Component Move选 项的作用： 选择该选项

3、后，在交换元件管脚或门时，走线将重新布置，即依然保持走线连接关系；不 选择该选项，在移动元件时，系统将以鼠线连接走线、管脚和门，而原先已走的线将保持不动。 5. PADS layout中， Preferences/Drafting.，“Min. Hatch Area“(最小铜皮区 ) 设置最小铺 铜区的面积，单位为 当前设计单位的平方。 “Smoothing Radius“( 圆滑半径 ) ：设置铺铜拐角处的圆角半径，一个较大的圆滑半径会得到一个 更圆滑的圆角。 6. 两个自动布线时有用的设置： Design Rules/Default/Routing中， Routing options区域

4、“Allow Shove“ (允许移动 已经布线网络) ，“Allow Shove Protected“(允许移动受保护的走线) 7. 焊盘出线及其与过孔关系设置 Design Rules/Default/Pads Entry ：在这里可以设置焊盘的出线角度，如可以设置禁止 以不规则角度与焊盘相连；设置是否允许在焊盘上打过孔。 8. 中间挖空的铜皮的建立：分别利用Copper 及 Copper Cutout 建立两个符合要求的区域，选 择这两个区域，通过右键菜单的combine ，操作完成 （早上起来用到这个，居然忘了， 找了好久， 好记性不如烂笔头啊） 设置通孔显示模式： D+O 设置铜只显

5、示外框形式：P+O 改变当前层： L（如改当前层为第二层，为L2） 测量：从当前位置开始测量：Q 改变线宽： W 设置栅格： G 对找元件管脚或元件： S 寻找绝对坐标点： S（n）(n) 改变走线角度： AA任意角， AD斜角， AO直角 取消当前操作： UN ，如 UN(1)为取消前一个操作 重复多次操作： RE 设计规则检查：打开 : DRP, 关闭： DRO ，忽略设计规则： DRI， 以无过孔形式暂停走线：E 锁定当前操作层对： PL(n)(n) 选择当前过孔使用模式： 自动过孔选择： VA 埋孔或盲孔： VP 通孔模式： VT 保存： CTRL+S 打开： CTRL+O 新建： C

6、TRL+N 选择全部： CTRL+A 全屏显示： CTRL+W 移动： CTRL+E 翻转： CTRL+F 任意角度翻转： CTRL+I 高亮： CTRL+H 查询与修改： CTRL+Q 显示管脚：PN 1 问： PADS2007为什么每次打开以前的覆铜都看不见，非要重新覆铜，各位大侠请指教。 谢谢 答： 1.这好像是软件为了节省内存而采取的做法，其实也不用重新覆铜，点view nets， 然后确定，就可以显示覆铜了。 2.不同楼上，应用pour manager 下的 HATCH ，恢复灌铜 2 问：为什么在 pasd 中我把阻焊层的颜色打开了，确看不见pin 的阻焊窗 只能看见过孔的， 导入

7、到 cam 中，就可以看见了，为什么，难到在pads里边真的看不见吗？ 答： power pcb 中是看不到 PIN 的阻焊窗，因POWER PCB软件中没有阻焊层，只能在GB 设置里 面先设好，在导放CAM350才可以看到。这就是POWER PCB软件缺限 ,呵呵！经高人指点得出 的结果！ 3 问：画 PCB 时需要修改PCB 封装，ECO to pcb 后发现封装没有改变，望指教。非常感谢！ 答： 1.我一般是先在PCB 里面删除掉要更改的元件后,再导入 ECO，对于修改 PCB DECAL 的比较适用。 2是不是没有比较封装啊？(我试过了 ,不行啊 ) 3很简单： 在 PCB 文件里右键

8、要修改的元件 （与你元件库中已修改的封装同名的）Edit Decal ， 现在打开显示的是旧封装，不管它，点选File-Open 你库中已修改的封装，会问要不要保存现在的文 件，否。打开封装后再 Exit Decal Edit 退回 Layout，问你：点。全部改了。5 y5 s9 q 问：ORCAD 原理图导入到PADS 是不是导入不了元件值啊？ 答：主要流程如下，, r5 ; Z“ I P- w7 ? S 1.OrCAD 输出网络表时要添加V alue，使得输出的网络表里含元件值，然后转入 Pads才有 可能有元件值 2.Pads里右键选 select comp，全选所有元件，然后右键弹出

9、点选属性，在label 一栏点图标 new，就 ok 了。 问： pads logic菜单错误怎么办？ 答： tools-customize 把里面的菜单栏和键盘都reset 一下，就ok 了。 问： DXF的文件我导入以后怎样转成PCB的板框？ 答：避免AUTOCAD 文件轉 POWER PCB 單位出錯方法避免AUTOCAD 转 POWER 單位出錯問題的 方法： 1. 在 AUTOCAD 中先選中圖形使用“PURGE“ 命令將所有附屬圖層, 只留 0 層; 2. 在 AUTOCAD 中先選中圖形, 使用 “MOVE“ 命令將圖移動至0 點鍵入 0,0 3. 在 AUTOCAD 中鍵入 “

10、W“命令 (WRITE BLOCK),設置原點 , 選擇圖形，要注意单位的更改。通常 使用的是“METERS“ 來做單位 , 確認後會自動存儲為 “NEW BLOCK.DWG“. 關閉文件 . 4. 打開剛剛存儲的“NEW BLOCK.DWG“文件 , 檢查無問題後另存為 AUTOCAD R12/LT2 DXF 格 式 的文件 . E365 5.使用 POWER PCB 導入 “IMPORT“, 導入後可看見 DXF File Unit 為 “ METRIC“ 是正確的。 6.Power PCB 中選擇已導入的圖框，後進行組合 (Combine) ， 再將圖框放入改為其他層面。在 AutoCA

11、D中把线弄成闭合的2D Line 导出后， 在 Power PCB中可直接用Scale 命令改成板框。 AutoCAD改闭合线的方法： 1 在命令栏中输入：PE ，选择其中一条线，回车，按 J 后选择所要闭合的线，直接回 车、回车便可。 问： pads logic 原理图请问如何在一根导线上放置网络标志或者多个？ 答： logic不允许这样做。一根信号线只允许一个网络。有时候原理图为了标识清楚，可 用 TEXT来表示。 问：所谓paste mask是指？ 答：所谓 paste mask 是指 PCB裸板上的 SMD 焊盘刮锡膏以后的那一层. 通常为了在回流 焊机上贴片而涂上的焊锡膏, 我们平时

12、说的钢网就是专门对应于这一层。 问：用 ORCAD 画原理图，用PDAS 画板。做好的东西的基础上改动一些元器件。可以在原来做好 的板的基础上改吗？ 答：ORCAD 原理图修改完成后，再生成网表，与PCB进行 COMPARE ECO ，然后进行 UPDATE 就可以了。 ww 4 u 6 10 问：用 ORCAD 画原理图， PADS画 PCB ，原理图中的元件封装应该怎么设？ 答： 1要用PADS画 PCB ，那封装就肯定要设置为PADS中得封装，需要注意的是用ORCAD 画原理图设置封装时需要对应得封装是PADS封装库中得Part Type ，而不是Decal 。 11 问： Layer2

13、5 层的作用？ 答：Layer25 层是插装的器件才有的，只是在出负片的时候才有用，一般只有当电源层定义 为 CAM Plane 的时候 geber 文件才会出负片（split/Mixe也是出的正片），如果不加这一 层，在出负片的时候这一层的管脚容易短路。EDA365论坛网站 |PCB 论坛网 |PCB layout论 坛|SI 仿真技术论坛3 9 a u) F+ 2 c PowerPCB 中对 电 源层 和 地 层的 设置 有 两种选择 ， CAM Plane和Split/Mixed。 Split/Mixed主要用于多个电源或地共用一个层的情况，但只有一个电源和地时也可以用。 它的主要优点是

14、输出时的图和光绘的一致，便于检查。而CAM Plane 用于单个的电源或地， 这种方式是负片输出，要注意输出时需加上第25 层。 第 25 层包含了地电信息， 主要指电层的焊盘要比正常的焊盘大20mil 左右的安全距离， 保证金属化过孔之后，不会有信号与地电相连。这就需要每个焊都包含有第25 层的信息。 而我们自己建库时往往会忽略这个问题。“ L( N0 V* T- E$ P5 d. v Layer25 层的替代设置： 在 PADS 的焊盘设置中，有一个AntiPad 的设置，只要能使这一项（选择焊盘类型即可）， 其焊盘的初始设置值即为普通焊盘+24mil 或 0.6mm ，看这一设置的功能及

15、效果看，可以替代 Layer25 的作用，而且这样的设置感觉上做法也较为正规一些。只是相对来说Layer25 的作 法历史悠久，很多人已经习惯了，新手们可以试试。 还有一点就是使用Layer25 层可以在建元件的时候就设置好这一项，而 AntiPad 则需要在布 板中设置，对于过孔的处理就差不多，可以给过孔加layer25也可以设置过孔的AntiPad 。 EDA365论坛网站 |PCB论坛网 |PCB layout论坛 |SI 仿真技术论坛5 F- W/ Y1 tW5 6 R 总的来说，不管是用Layer25 还是 Antipad ，其最终的目标有两个：一是上面提到的金属化 过孔时防止短路；

16、二是减小过孔的感生电容电感。过路高手如有不同意见，还望赐教. 之后把 pads 的颜色调整好， 否则因为颜色是黑色元件值会显示不出来。# 0 e3 t9 k; u; V( Y* H( q o5 O1 v) B; U% T# X* E* R% N$ m 1. 射频线 a.IQ 信号，其中 I 、Q各一组，四根走线尽量等长，需两两靠近走线，走线之上下层及四周需包地保护。 b. 传输线与地之间须隔开15mil 以上，传输线与参考层之间的内层相应区域应挖去铜箔，且不能有其它网 络之走线和过孔； c. APC 、AFC线，尽量不用贯孔，走线之上下层及四周需包地保护。EDA365( K( s, 7 I2

17、. d“ 2. 音频线 a. 音频线包括 MIC线、 SPK线、 REC线、 MP3线等； b. 音频线须避开干扰大的线, 不能靠近电源和时钟线 7 D4 N% h* N$ q2 e- O c. 音频线走线两两贴近，尽量等长，尽量不用贯孔，走线之上下层及四周须包地保护 3. 时钟线9 q“ t% U+ t# _, w. g( s5 R J; 4 ( z9 9 c. 尖端放电器件尽量放在被保护器件相应管脚附近，走线线径为10mil ； 6. 接地线 a. 接地层必须完整接地，不得有任何走线； b. 除电源层之外的各层板边需有20mil 以上的接地保护， 且每隔一定间距需有一过孔接地； c. 表

18、层 之板边接地需有20mil 以上之露铜以改善EMI Layout 注意问题 一： ESD 器件 3 ! m; x“ 5 u1 f) e/ G j# * V7 i+ g 二：天线7 G: _( “ l4 G 1. 13MHz 泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846 等灵 敏度明显下降； 13MHz 相关线需要充分屏蔽。 EDA365 t2 o3 Z8 a. R2 r 2. 所有 audio 信号在进入芯片 （SC6600B，音频功放等） 的地方应该加滤波电路，防止天线辐射通过音频信 号线进入到芯片。 3. 差

19、分电路布局时应该做到对称；应该考虑电路信号的走向，并且要考虑到布线的顺畅。 4. 音频器件周围尽量不放置别的器件，从布局上防止其他电路对Audio 电路的影响。 EDA365论坛网?: 9 r! t. 5. 布局时应该考虑安装，防止整机安装以后，音频器件可能受到的异常干扰，如cable，LCD ，机壳等。 6. MIC 和耳机信号的滤波电容应尽量靠近相应的接口。为了减小噪声的引入，AVDDVB ，AVDDVBO ， AVDDAUX ， AVDDBB ， VBRER1 的滤波电容离PIN 要尽可能的近。基带芯片的PIN AVDD36 滤波电容 33UF 要离 PIN AVDD36 尽可能的近。

20、7. 音频器件应该远离供给射频PA 的 VBA T 电源路线， 最好其和 PA 分别处于板的两边， 间隔比较大。 8. 布局时应该考虑避开电流的主要回流路径。 音频部分 PCB 布线 EDA365论坛网站|PCB 论坛网|PCB layout 论坛|SI 仿真技术论坛) i# Z! p. O“ _ e I7 j9 G v 8. 模拟地尽量形成块状，能起到较好的干扰屏蔽和信号耦合效果。 9. 基带芯片音频部分电源AVDD36 ，AVDDVB ，AVDDVBO ，VBREF1 的走线要尽量短、足够的宽。 + l( x7 _% B% G. e4 I0 , s 微过孔的种类 电路板上不同性质的电路必须

21、分隔，但是又要在不产生电磁干扰的最佳情况下连接，这就需要用到微过孔 (microvia) 。 通常微过孔直径为0.05mm 至 0.20mm， 这些过孔一般分为三类， 即盲孔 (blind via) 、 埋孔 (bury via) 和通孔 (through via) 。盲孔位于印刷线路板的顶层和底层表面，具有一定深度，用于表层线路和下面的内层 线路的连接，孔的深度通常不超过一定的比率(孔径 )。埋孔是指位于印刷线路板内层的连接孔，它不会延 伸到线路板的表面。上述两类孔都位于线路板的内层，层压前利用通孔成型制程完成，在过孔形成过程中 可能还会重叠做好几个内层。第三种称为通孔，这种孔穿过整个线路板

22、，可用于实现内部互连或作为组件 的黏着定位孔。 EDA365论坛网站|PCB 论坛网|PCB layout 论坛|SI仿真技术论坛( u y0 p3 S5 f# EDA365论坛网站|PCB论坛网|PCB layout 论坛|SI 仿真技术论坛7 H _4 h) z 有时，不太可能在多个电路区块之间保留足够的区隔，在这种情况下就必须考虑采用金属屏蔽罩将射频能 量屏蔽在 RF 区域内，但金属屏蔽罩也有副作用，例如：制造成本和装配成本都很高。 外形不规则的金属屏蔽罩在制造时很难保证高精密度，长方形或正方形金属屏蔽罩又使零组件布局受到一 些限制；金属屏蔽罩不利于零组件更换和故障移位；由于金属屏蔽罩必

23、须焊在接地面上，而且必须与零组 件保持一个适当的距离，因此需要占用宝贵的PCB 板空间。 EDA365论坛网站|PCB论坛网|PCB layout 论坛|SI 仿真技术论坛) f! V/ C6 X7 ! 7 尽可能保证金属屏蔽罩的完整非常重要，所以进入金属屏蔽罩的数字信号线应该尽可能走内层，而且最好 将信号线路层的下一层设为接地层。RF 信号线可以从金属屏蔽罩底部的小缺口和接地缺口处的布线层走线 出去，不过缺口处周围要尽可能被广大的接地面积包围，不同信号层上的接地可藉由多个过孔连在一起。尽 管有以上的缺点，但是金属屏蔽罩仍然非常有效，而且常常是隔离关键电路的唯一解决方案。EDA365论坛网站|

24、PCB 论坛网|PCB layout 论坛|SI 仿真技术论坛7 H. G 3 / r _4 此外，恰当而有效的芯片电源去耦(decouple)电路也非常重要。许多整合了线性线路的RF 芯片对电源的噪 音非常敏感，通常每个芯片都需要采用高达四个电容和一个隔离电感来滤除全部的电源噪音。(图一 ) EDA365论坛网站|PCB论坛网|PCB layout 论坛|SI 仿真技术论坛- e8 3 f9 a) B 图一芯片电源去耦电路 最小电容值通常取决于电容本身的谐振频率和接脚电感，C4 的值就是据此选择的。C3 和 C2 的值由于其自 身接脚电感的关系而相对比较大，从而RF 去耦效果要差一些，不过它

25、们较适合于滤除较低频率的噪音信 号。 RF 去耦则是由电感L1 完成的，它使RF 信号无法从电源线耦合到芯片中。因为所有的走线都是一条 潜在的既可接收也可发射RF 信号的天线，所以，将射频信号与关键线路、零组件隔离是必须的。 这些去耦组件的实体位置通常也很关键。这几个重要组件的布局原则是：C4 要尽可能靠近IC 接脚并接地， C3 必须最靠近C4， C2 必须最靠近C3， 而且 IC 接脚与 C4 的连接走线要尽可能短，这几个组件的接地端(尤 其是 C4)通常应当藉由板面下第一个接地层与芯片的接地脚相连。将组件与接地层相连的过孔应该尽可能 靠近 PCB 板上的组件焊盘，最好是使用打在焊盘上的盲

26、孔将连接线电感减到最小，电感L1 应该靠近 C1。 EDA365. a( f4 V$ p; D$ 一个集成电路或放大器常常具有一个开集极(open collector)输出，因此需要一个上拉电感(pullup inductor) 来 提供一个高阻抗RF 负载和一个低阻抗直流电源，同样的原则也适用于对这一电感的电源端进行去耦。有 些芯片需要多个电源才能工作，因此可能需要两到三套电容和电感来分别对它们进行去耦处理，如果该芯 片周围没有足够的空间，那么去耦效果可能不佳。 尤其需要特别注意的是:电感极少平行靠在一起，因为这将形成一个空芯变压器，并相互感应产生干扰信号， 因此它们之间的距离至少要相当于其

27、中之一的高度，或者成直角排列以使其互感减到最小。 电气分区 8 b- T2 F X1 F0 k. G 电气分区原则上与实体分区相同，但还包含一些其它因素。现代行动电话的某些部份采用不同工作电压， 并借助软件对其进行控制，以延长电池工作寿命。这意味着行动电话需要运行多种电源，而这产生更多的 隔离问题。 电源通常由连接线(connector)引入， 并立即进行去耦处理以滤除任何来自电路板外部的噪音，然 后经过一组开关或稳压器，之后，进行电源分配。 EDA365论坛网站|PCB 论坛网|PCB layout论坛SI仿真技术论坛! _( s; G a$ X$ S2 6 g% x EDA365论坛网站|

28、PCB论坛网|PCB layout 论坛|SI 仿真技术论坛; $ i2 s+ s- W) ) M“ b 缓冲器 缓冲器可以用来提高隔离效果，因为它可把同一个信号分为两个部份，并用于驱动不同的电路。尤其是本 地振荡器可能需要缓冲器来驱动多个混频器。当混频器在RF 频率处到达共模隔离(common mode isolation) 状态时， 它将无法正常工作。缓冲器可以很好地隔离不同频率处的阻抗变化，从而电路之间不会相互干扰。 EDA365论坛网站|PCB论坛网|PCB layout 论坛|SI 仿真技术论坛F5 W# q/ X+ 缓冲器对设计的帮助很大，它们可以紧跟在需要被驱动电路的后面，从而使

29、高功率输出走线非常短，由于 缓冲器的输入信号电平比较低，因此它们不易对板上的其它电路造成干扰。 压控振荡器 EDA365论坛网站|PCB论坛网|PCB layout论坛SI仿真技术论坛8 H% $ T m 谐振电路 (tank circuit) 用于发射机和接收机，它与VCO 有关，但也有它自己的特点。简单地说，谐振电路 是由一连串具有电感电容的二极管并连而成的谐振电路，它有助于设定VCO 工作频率和将语音或数据调变 到 RF 载波上。 W) $ 1 z- f0 P Y6 P9 J$ ?( N 所有 VCO 的设计原则同样适用于谐振电路。由于谐振电路含有数量相当多的零组件、占据面积大、 通常运

30、 行在一个很高的RF 频率下，因此谐振电路通常对噪音非常敏感。信号通常排列在芯片的相邻接脚上，但 这些信号接脚又需要与较大的电感和电容配合才能工作，这反而需要将这些电感和电容的位置尽量靠近信 号接脚，并连回到一个对噪音很敏感的控制环路上，但是又要尽量避免噪音的干扰。要做到这点是不容易 的。EDA365论坛网站|PCB 论坛网|PCB layout论坛|SI仿真技术论坛0 i7 K) # E2 |# c c G+ ) 自动增益控制放大器 EDA365论坛网# s L- V8 1 U0 S 在 LNA 和 sawfilter 中间的 matching network 的设计布局将直接决定最终的设计

31、能否成功。 EDA365论坛网站|PCB 论坛网|PCB layout 论坛SI仿真技术论坛 f6 U) p7 j3 s/ T l 1,高 Band 的性能更容易受到干扰，所以DCS/PCS band 的 matching network 电路一定要对称 ; EDA365论坛网站|PCB论坛网|PCB layout 论坛|SI 仿真技术论坛5 n* I3 y |6 W 2,器件之间的布线一定要尽可能的短; 3,差分走线的环路面积要尽可能的小; 2 v/ x3 E; E! X 4,sawfilter 的接地一定要就近多打通孔，从而可以有效的提高sawfilter 的带外抑制指标; EDA36论坛

32、网“ 3 u% _; u# 5,sawfilter 和 matching network 下面的地需要镂空，距地平面的距离满足大于400um 的最小要求 ; EDA3651 R6 t1 R( I* B, d 6,sawfilter 的输入需要注意50 欧姆阻抗匹配， 需要综合板材、 层厚、距离地宽度等因素设计50欧姆地走线。 4.1.3 RF Output RF 输出到 PA 输入部分需要综合板材、层厚、距离地的宽度等因素设计50 欧姆走线。 1,RF 输出本身还有DC 成分，一般要在PA 输入前加隔直电容; EDA3651 z6 n0 . 3 d2 _ 2,为了匹配 PA 的输入，还需要加上

33、PI 衰减网络 ; 3,RFOUT 和 PA 之间的走线要直，距离要短，走线需要避开时钟、基带接口等，以避免互相干扰; # y h2 D8 H SC6600M 提供 2 个时钟，给 SDRam 的时钟（软件设置为72MHz ） ， 给 sensor 的时钟（软件设置为72MHz ） ， 它们都是由 PLL 分频得到， PLL 的频率为 144MHz ，在 PCB 布线时，要尤其注意这些CLK 的走线，尽量 抑制这些线对外部的辐射，走线时遵循以下几个原则。 1,给 sensor的 clk 上下两层要有地平面使之与接收通路的走线相隔离，该线不能正走在接收通路走线的正下 方，该线避免使用2-7 的孔

34、； ) c, i; B% + F4 n1 q+ u . 2, clkmcu 的走线要上下左右有地使之与其他走线相隔离，该线避免打2-7 孔，该线不能走在键盘pad 下； 3,在 SC6600M 的 clkmcu pin 的周围的走线要同样作好隔离，这些线尽量避免走到top 或 bottom 层； + x x4 _4 4 n6 P; q0 % V3 x 5.所有的 pin 有应严格按照reference schematic. 所有 IC 电源脚应当有0.01uf 的退藕电容， 尽可能的离管脚近，而且必须要经过孔到地和电源层 6.预留屏蔽罩空间给RF 电路和基带部分，屏蔽罩应当连续的在板子上连接，

35、而且应每 o; f* d/ C8 Z8 S3 W6 | 隔 100mil （最小）过孔到地层 7.RF 部分电路与数字部分应在板子上分开 8.RF 的地应直接的接到地层，用专门的过孔和和最短的线 3 Z$ C2 f8 l8 o I 9.TCXO 晶振和晶振相关电路应与高slew-rate 数字信号严格的隔离 10.开发板要加适当的测试点 EDA3650 Z0 K4 y! F# m+ _“ s) u- ? 11.使用相同的器件，针对开发过程中的版本 EDA365“ / Z+ g S) w1 H) h 12.使 RTC 部分同数字， RF 电路部分隔离，RTC 电路要尽可能放在地层之上走线 EDA

36、365论坛网站|PCB论坛网|PCB layout 论坛|SI 仿真技术论坛5 f - g( X 在数字和模拟并存的系统中，有2 种处理方法，一个是数字地和模拟地分开，比如在地层，数字地是独立 地一块，模拟地独立一块，单点用铜皮或FB 磁珠连接，而电源不分开；另一种是模拟电源和数字电源分 开用 FB 连接，而地是统一地地。这两种方法效果是否一样？应该说从原理上讲是一样的。因为电源和地 对高频信号是等效的。区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但 是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统EMC 质量。因此，无论分 割哪个平面，要看这样作

37、，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。现在也有一 些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。 + , h3 |; F% L( 2 p1 o 何谓差分布线？差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两 根信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。 高速数字芯片在其逻辑门跳变时，瞬间的电流变化量很大，上升沿或下降沿时间越小，变化量就越大，这 个变化会引起对应的电源地波动，从而产生了噪声。 pads 的快捷键 , 记不住就上来看看 B.1 总体设置 (

38、GLOBAL Settings) % I- M7 . p2 R0 0 l8 F1 z C 打开或关闭设计画面补充格式显示模式。 8 O“ u 2 D 打开或关闭当前层高优先显示权。 EDA365 Y 6 I$ 9 ; t( h DO 打开或关闭通孔显示模式。 E 设置暂停走线方式以测试点、过孔或没有过孔为结束方式。 I 进行数据库完整性测试。 ED A3653 n, ?: c k% D m( p9 v! O2 Y, y SPD 显示生成混合分割层的数据。 SPI 显示热焊盘标示符号“ X”在其热焊盘上。 SPO 显示混合分割层的外框。 T 设置设计画面为透明显示模式。 X 打开或关闭文字外框显

39、示。 EDA365论坛网4 A% i8 U3 X1 o6 I W 改变线宽，例如W 。 B.2 栅格 (Grids) EDA365 论坛网4 X : 0 l( R4 P! m. $ Q G 过孔和设计栅格设置。例如G 25，G 8.3 或 G 16-2/3 ，G25 25。 ; G4 l1 u( _3 C( C7 L1 l( : r1 R GD 显示栅格设置。例如GD 8-1/3 ，GD 25 25。 EDA365 论坛网站|PCB 论坛网|PCB layout论坛|SI 仿真技术论坛 D( J+ d K* M! GP 显示或关闭极性栅格。 GP r a 移动到一个指定的极点坐标点。 GPR

40、r 在一个角度 a 条件下，移动到一个半径为r 的点处。 GPA a 在半径 r 一定的条件下，按指定的角度a 移动。 GPRA da 在半径 r 一定的条件下，按当前的角度da 进行移动。 EDA36论坛网: q c+ O GR 设置设计栅格，如GR 8-1/3 ，GR 25 25，G 25。 EDA365论坛网站|PC论坛网PCB layout论坛|SI仿真技术论坛J! O“ U/ b. b2 ?: s GV 设置过孔栅格，如GV 8-1/3 ，GV 25 25 或 GV 25。 EDA365论坛网 X3 Y0 Y+ 9 # v3 f# Q, q B.3 搜索 (Search) ! Y y

41、; o + h2 d3 V S 查找元件或元件管脚，如SU 1.1 or SU 1。 S 查找一个绝对坐标点，如S 1000 1000 。 2 H“ s% | pcb 板的层数不同也会造成无法reuse。解决的办法是 (1) 如 reuse 中层数不够，可打开 setup 里的 layer definition 对话框，增加 reuse 的层数，即可 reuse；（2）如 reuse 中层数超 出，也可以采取（ 1）的方法，减少层数，但由于一般来说，原reus e 中采取多层的结构必有其用处， 所以不推荐 reuse; 或增加新设计中 的 pcb 层数，但由此必将增加长期成本，所以，但出现（2

42、）情况时， 通常不要 reuse； 生成新的 reuse 之前，必须保证， 该 reuse 所要调用的所有 器件必须是没有走线的器件， 如有走线，软件将认为是已被使用的器 件，因此将不会去调用该器件，从而造成无法reuse; 把有连线的器 件的连线去掉 ,其中有个技巧是在原理图(POWERLOGIC)选中器件 ( 其 他原理图不能同步修改， 因此只能在 POWERPCB里自己选，然后打散 )， 然后在 POWERPCB中打散，即可去掉连线， 不必一个一个的去找去删， 可提高效率。 生成新的 reuse 时，对应的走线、过孔、铜皮、2D线及文 本将自动生成，因此一些独立的2D线等我们也可做成re

43、use ，调入 新设计中，如由 2D线组成的实达网络标实，可做成reuse 调入，从 而减少添加时间，在此种情况调入时，生成的文本里全为WARNING， 可不必理会； * 此点电路设计人员须注意* ，在原理设计中所有器件的P ins, 均有相应的对应编号， 因此在新设计中的， 应注意 pin 的连接顺 序应相同，此点主要是体现在阻、容上容易忽视。我在某一次设计中 发现其电源滤波电容无法reuse, 经过试验后，发现这些电容只有1 脚接地，2 脚接电源才能 reuse; 因此，希望以后的电路设计均要保持 相同的管脚连接方式； 在生成 reuse 时， 经常会发生生成的reuse 与其它器件连接

44、的线相反了或是混乱了，这往往发生在通过电阻与其他器件在相连 时，原因是由于这部分电阻的某一端，具有类似的网络属性，而另一 端不同，因此在调用 reuse 时，调用这些类是网络时， 位置随意乱排， 从而造成了混乱。 要避免此种情况的发生， 就要把想要 reuse 的部分 的线走得尽量完整，这样的话，调用时接近一一对应，可以避免此种 情况发生； 调用 reuse 时，软件系统将生成一个powerpcb.err的文档， 该文档将指出无法reuse 的原因，因此可以参照该文档对pcb 或 reu se 进行一些修改，从而达到reuse 的目的，主要要注意的是以下几 点： a) 先看“Component

45、 Matching Types ，该表将列出 reus e 中的所有器件及封装和当前设计中还可调用的（即没有布线的）所 有器件及封装，必须保证当前设计中的器件必须多于或等于reuse 所 需的器件； b) 参看“Matched/Unmatched Components，该表将列出 reuse 与当前设计中所有匹配和不匹配的器件，在最后一项“matche d中，将说明器件是否匹配，yes为匹配，不用管、 no为不 匹配，须加以注意；再参看里面不匹配的原因，有的大器件（管脚较 多的器件）可能是有的网络线未走因此造成不匹配，可在 pcb 里再走 一部分先后再尝试reuse; 一些器件可能网络未连接对

46、，如：5），须 要求电路设计者修改原理图的连接方式再尝试reuse；有些器件 (通 常为极个别器件 )可能修改原理图后也未必能实现reuse, 可在生成 r euse 时，就把他们去掉，从而实现reuse 。 我是用手工布的 ,但是 bus 走线加过孔换层后 , 间距太大 , 而且走线到元件后 ,结束 bus总线时 ,bus 总线全都散开 ,bus 不听话? 我的经验是：调整格点的大小，如果你的clearence :5，但 grid:1 0，这样你的走线和via 会打在 10 的整数倍上，而造成间距太大的 问题。另外，结束 bus route时会全部重整过 trace, 你可以到 pre ferenceroutingsmoothing control enable bus routing smoot hing 决定是否将其打勾，多试过几次后，你会爱上这个功能的。