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1、课程设计 班级：电信 XX-1 姓名：XXX 学号：XXXXXXXX 指导教师：XX 成绩： EDA 与 VHDL 语言 课程设计报告 电子与信息工程学院 信息与通信工程系 II 摘要 此设计是以现场可编程逻辑器件(FPGA) 为设计载体,以硬件描述语言(VHDL) 为 主，以原理图输入设计为辅的表达方式，以Quartus II 开发软件和EDA 实验箱为设 计工具，阐述了九路彩灯控制器的工作原理和软硬件的实现方法。它以按键控制彩 灯工作模式，并对所设计的控制器进行了功能仿真和编程下载进行硬件验证，而且 顺利实现设计目标。 关键词： VHDL ；FPGA ；彩灯；仿真；编程 III 目录 摘要
2、 . II 引言 1 1 设计任务及要求 2 1.1 课程设计的目的 2 1.2 设计任务及要求 2 2. 系统设计方案 3 2.1 系统整体设计 3 3 各个分模块设计与控制. 4 3.1 时序模块 . 4 3.1.1 时序模块功能 4 3.1.2 时序模块程序. 4 3.1.3 时序模块波形仿真 . 5 3.2 显示模块 5 3.2.1 显示模块功能. 5 3.2.2 显示模块程序 6 3.2.3 显示模块仿真图 . 6 3.3 系统顶层设计 . 7 3.3.1 顶层程序设计 7 3.3.2 系统顶层波形仿真 . 7 4.总结与心得 8 参 考文 献 . 9 附录 1 . 10 附录 2
3、. 11 附录 3 . 13 1 引言 随着科技的发展 , 在现代生活中 , 彩灯作为一种景观应用越来越多的应用到节目庆典、 剧场灯光，橱窗装饰中。 EDA技术的应用引起电子产品及系统开发的革命性变革 , 以VHDL 为基础的多路彩灯 控制系统， 同时减少了设计芯片的数量、 缩小了体积、 降低了功耗、 提高了设计的灵活性、 可靠性和可扩展性。在电子电路设计领域中，电子设计自动化(EDA)工具已成为主要的设 计手段，而 VHDL 语言则是 EDA的关键技术之一，它采用自顶向下的设计方法，即从系统 总体要求出发，自上至下地将设计任务分解为不同的功能模块，最后将各功能模块连接形 成顶层模块，完成系统
4、硬件的整体设计。 本文介绍了基于 EDA技的多路彩灯控制器的设计与分析。在Quartus II环境下采用 VHDL 语言实现，论述 了基于 VHDL 语言和 FPGA芯片的数字系统设计思想和实现过程。多 路彩灯控制器通过对应的开关按钮，能够控制多个彩灯的输出状态，组合多种变幻的灯光 闪烁。 2 1 设计任务及要求 1.1 课程设计的目的 本次设计的主要目的是为了巩固所学的专业技术知识，培养学生综合运用所学知识与 生产实践经验，分析和解决工程技术问题的能力，培养初步的独立设计能力；通过课程设 计实践，了解并掌握一般的综合设计过程，训练并提高学生在理论计算、结构设计、工程 绘图、查阅设计资料、运用
5、标准与规范和应用计算机等方面的能力，更好地将理论与实践 相结合，提高综合运用所学理论知识独立分析和解决问题的能力。再设计完成后，还要将 设计的电路进行安装、调试，加强我们的动手能力。在此过程中培养从事设计工作的整体 观念。通过课程设计学习掌握适用EDA软件Quartus II，电路描述，综合，模拟仿真过程， 同时掌握 EDA的VHDL 语言。 1.2 设计任务及要求 设计一个多路彩灯控制器，能够在6 种不同的彩灯花型之间进行循环变化，并可设置 花型变化的节奏，且可进行复位。要求给出系统总体组成框图，设计思路，完成以上模块 的 VHDL 实现及功能仿真，顶层文件及整体仿真。 3 2. 系统设计方
6、案 2.1 系统整体设计 整个系统有三个输入信号，分别为由系统晶振产生的时钟信号CLK 脉冲，控制快慢的 信号 SPEED，复位清零信号CLR，输出信号是9 路彩灯输出状态。系统整体设计框图如 图 2-1： 图 2-1 系统整体设计框图 4 3 各个分模块设计与控制 3.1 时序模块 3.1.1时序模块功能 该模块主要功能：通过CLK 、CLR 、SPEED 三个输入端口和CLK1 输出端口， 实现分频电路的可控调节，从而控制彩灯的各个花型的变换速度快慢。框图入3-1 所示 图 3-1 时序模块框图 CLK为输入时钟信号，电路在时钟上升沿变化；CLR 为复位清零信号，高电 平有效，一旦有效时，
7、电路无条件的回到初始状态；SPEED 为频率快慢选择信号， 低电平节奏快，高电平节奏慢；CLK1 为输出信号，CLR 有效时输出为零，否则随 SPEED 信号的变化而改变。 设定时序控制电路所产生的控制时钟信号的快慢两种节奏分别为输入时钟信 号频率的1/2 和 1/8，因而输出时钟控制信号可以通过对输入时钟的计数来获得。当 SPEED 为低电平时，输出每经过一个时钟周期进行翻转，实现二分频的快节奏；当 SPEED 为高电平时，输出每经过四个时钟周期进行翻转，实现八分频的慢节奏。 3.1.2 时序模块程序 参见附录1。 5 3.1.3 时序模块波形仿真 时序模块波形仿真结果如图3-2 示 图 3
8、-2 时序模块仿真图 由波形图中可以看出当高电平时，CLK1 出为低电平复位。当SPEED 为高电 平时，CLK1 出为 CLK 进行八分频后的时钟;当 SPEED 为低电平时， CLK1 出为 CLK 进行二分频后的时钟。 3.2 显示模块 3.2.1 显示模块功能 显示控制电路的模块框图如3-3， 入信号 CLK 和 CLR 的定义与时序控制电路一 样，输出信号LED90 能够循环输出9 路彩灯 6 种不同状态的花型。对状态的所 对应的彩灯输出花型定义如表3-1，彩灯状态的状态循环图如图3-4 所示。 图 3-3 显示模块框图 6 表3- 1 状态对应表 状态名状态 S0 00000000
9、0 S1 001001001 S2 010010010 S3 011011011 S4 100100100 S5 101101101 S6 110110110 图 3-4 彩灯状态示例 3.2.2显示模块程序 参见附录2 3.2.3 显示模块仿真图 显示模块波形仿真图3-5，通过分析仿真图可知当CLR 为高电平时，LED 的状 态为 S0，彩灯全灭。否则状态从S1 到 S6 循环。 7 图 3-5 显示模块仿真图 3.3 系统顶层设计 3.3.1顶层程序设计 参见附录3. 3.3.2 系统顶层波形仿真 通过分析顶层仿真图3-6 可知，当CLR 为高电平时，LED 输出为零。当SPEED 为高电
10、平时，彩灯LED 花型变化缓慢；当SPEED 为低电平时，彩灯LED 花型变化 快。 图 3-6 系统顶层仿真图 8 4. 总结与心得 通过本次课程设计实现了彩灯的全部功能，此次设计充分利用VHDH “自顶向 下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常 有用的。它使的我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。通过使 用 EDA编程既方便又快捷的实现了程序。本次设计的程序已经在硬件系统上得到 了验证，实验表明，此设计方法能够满足多种不同花样彩灯的变化要求。并且该方 法便于扩展不同变化模式的彩灯花样。 通过近一周时间课程设计，不仅检验了我以往所学习的理论知识
11、，而且还丰富了课外 知识学到了许多在课上没有学过的东西，并且也体会到了自己做设计时的能力不足，以及 综合运用知识的能力的不足，体会了学以致用、与实践相结合的乐趣，也发现了团队合作 的重要性，而且通过查阅资料上网搜索学习到了许多搜索资料方面的技能，也对今后的资 料搜索和论文编写打下了良好的基础。 9 参考 文献 1 潘松，黄继业等.EDA 与 VHDL （第三版）. 清华大学出版社,2009 2 李洋 .EDA 技术实用教程. 机械工业出版社，2011. . 3 曹昕燕 , 周凤臣 . EDA技术实验与课程设计主编清华大学出版社,2008 10 附录 1 LIBRARY IEEE; USE IE
12、EE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY timecontrol IS PORT(SPEED:IN STD_LOGIC; CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END timecontrol; ARCHITECTURE ART OF timecontrol IS SIGNAL CK:STD_LOGIC; BEGIN PROCESS(CLK,CLR,SPEED) IS VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF CLR=1 THEN CK LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHTSPEED,CLK=CLK,CLR=CLR,CLK1=S); U2: displayled PORT MAP(CLK1=S,CLR=CLR,LED=LED); END ;