基于QuartusⅡ的伪随机m序列发生器的设计要点.pdf

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1、通信系统 课程设计报告 设计题目：伪随机 m序列发生器的设计 班级： 13物联网 1 姓名：李亚军 学号： 2013313136 指导教师：程钦、任艳玲 课程地点： 60-507 江苏理工学院 电气信息工程学院 2106 年 9 月 8 日 通信系统课程设计报告 目 录 序言1 第1章Quartus 软件介绍 2 1.1 Quartus简介2 第2章基于 Quartus的伪随机 m序列发生器的设计3 2.1 伪随机 m序列发生器的设计要求3 2.2 伪随机 m序列发生器的设计3 2.3 伪随机 m序列发生器的实现5 2.3.1原理图输入法实现与仿真结果分析5 2.3.2 VHDL 语言实现与仿

2、真结果分析7 2.4 设计分析与总 结 9 2.4.1故障分析9 2.4.2功能分析9 参考文献 10 体会与建议11 附录 12 通信系统课程设计报告 通信系统课程设计报告 1 序言 随机噪声降低了通信系统的可靠性， 限制信道容量但又可以用于测试通信系统性能 和提高保密通信， 所以就有伪随机序列的产生。 因为其具有类似于随机噪声的某些统计 特性又避免了随机噪声不能重复产生和处理的缺点。 m序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声(PN)码或伪 随机码。可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能 重复实现的序列称随机序列；不能预先确定但可以重复产生

3、的序列称伪随机序列。 m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频 通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。 在所有的伪随机序列中， m序列是最重要、 最基本的一种伪随机序列。 它容易产生， 规律性强，有很好的自相关性和较好的互相关特性。 采用原理图输入和VHDL 语言产生周期为 127，码元速率为 50HZ的 m序列 通信系统课程设计报告 2 第一章Quartus 软件介绍 1.1Quartus 简介 Quartus II 是 Altera公司的综合性 PLD/FPGA 开发软件，原理图、 VHDL 、 VerilogHDL 以及

4、 AHDL （Altera Hardware 支持 Description Language）等多种设计输入形式，内 嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。 Quartus II支持 Altera的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可 以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具 良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外， Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink相结合，可以方便地实现各 种 DSP应

5、用系统；支持Altera的片上可编程系统（ SOPC ）开发，集系统级设计、嵌入 式软件开发、可编程逻辑设计于一体， 是一种综合性的开发平台。 Altera Quartus II 作 为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到 数字系统设计者的欢迎。 Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计 的全部特性，包括：可利用原理图、结构框图、VerilogHDL 、AHDL 和 VHDL 完成电路描 述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；LogicLock 增量设 计方法，用户可建立并优化系统， 然后添加

6、对原始系统的性能影响较小或无影响的后续 模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/ 时 序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分 析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方 式可一次完成整体设计流程； 自动定位编译错误； 高效的期间编程与验证工具；可读入 标准的 EDIF网表文件、 VHDL 网表文件和 Verilog网表文件；能生成第三方EDA软件使 用的 VHDL 网表文件和 Verilog网表文件。 通信系统课程设计报告 3 第二章基于 Quartus 的伪随机m序列发生器的设

7、计 2.1 伪随机 m序列发生器的设计要求 采用原理图输入法，完成后可进一步选做采用VHDL 语言输入法实现。 根据 m序列产生原理，确定m序列发生器具体设计方案。 设计 m序列产生电路原理图、调试及仿真时时序波形。 序列周期要求为 127，码元速率为 50Hz。 2.2 伪随机 m序列发生器的设计 图 2 本原多项式表 a5 a4 a3 a2 a1 a0 a6 c0=1 c3=1 c7=1 输出 图 1 所设计的 m序列线性反馈移位寄存器原理图 通信系统课程设计报告 4 m序列：线性反馈移位寄存器产生的周期最长序列，12p n 。因题目要求序列周 期为 P=127，即可列出不等式为：1212

8、7 n 。由不等式求得 n 最小值为 7。 由 n=7查询图 2 本原多项式表得本原多项式：1)( 37 xxxf。又因为本原多项式 037 xxx、的系数为 1 所以可得1 037 ccc。由图 3 线性反馈移位寄存器原理图可画 出图 4 的 m序列线性反馈移位寄存器原理图。 由图 4 的 m 序列线性反馈移位寄存器原理图可得序列周期要求为127 的伪随机 m 序列产生过程如下： 将 a6原有值给 a5，将 a5原有值给 a4，将 a4原有值给 a3，将 a3原有值给 a2，将 a2原有值给 a1，将 a1原有值给 a0，将 a0 与 a4 原有值异或后给a6。如此循环， a0输 出数据即为

9、序列周期要求为127 的伪随机 m 序列。 按此方法可算出序列周期要求为127伪的随机 m 序列一个周期内数据如图5 所示， a6 至 a0下方对应的数据即初始值为1000000按上述循环的结果， n 下数据是前面数据 循环到第几次时出现的。从图中可看出0-126无重复数据，从 127开始与 0-126 内数据 重复出现可知其周期即为127。a0一列即序列周期要求为127 的伪随机 m 序列。 图 3 线性反馈移位寄存器原理图 a5 a4 a3 a2 a1 a0 a6 c0=1 c3=1 c7=1 输出 图 4 所设计的 m序列线性反馈移位寄存器原理图 通信系统课程设计报告 5 2.3 伪随机

10、 m序列发生器的实现 2.3.1 原理图输入法实现与仿真结果分析 图 5 所计算数据图（周期为 127。0-126 无重复数据， 从 127 数据开始重复） 通信系统课程设计报告 6 按照图 4 原理图，选用 7 个 D 触发器和 1 个异或门按照原理图相连接。D 触发器 为上升沿有效， PRN引脚低电平时 Q 引脚输出为高电平， CLRN 引脚低电平时 Q 引脚 输出为低电平。如图 6 的第一个 D 触发器 PRN 引脚开始输入一个低电则Q 引脚输出为 高电平可以防止 Q 引脚开始为低电平则整个电路都在低电平循环无法验证结果是否正 确。c0 输出为 m 序列， c1-c6是为了易于分析结果。

11、 图 7 Quartus 实现 m序列电路原理图的仿真结果图 图 6 Quartus 实现 m序列电路原理图 a b c0 通信系统课程设计报告 7 由图 6 电路原理图可知时钟周期为输出的m 序列周期 2 倍。又因为码元速率要求 为 50Hz，所以时钟频率应设置为0.01 秒（1/50*2=0.01s ）。又因为序列周期要求为127 则 m序列周期为 2.54s（1/50*127=2.54s ）。即仿真结果应该在2.54s 后数据开始重复 出现。 如图 7 仿真结果 c0-c6 与算出的数据 a0-a6一一对应，仿真图高电平为1，低电平 为 0。仿真图纵向结果与数据横向结果对应，将仿真图与图

12、5 数据对比可知能产生符合 要求的序列。 b 为时钟信号一个上升沿产生一组数据。大图为整体图，左右两张图分别 为大图开始与 2.54s处图的放大效果。经对比2.54s后图像与开始一样即仿真数据与开 始数据重复。故该电路可以产生序列周期要求为127 的伪随机 m 序列。 c0 输出数据即 序列周期要求为 127 的伪随机 m 序列。 2.3.2 VHDL 语言实现与仿真结果分析 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY lyj IS PORT(CLK:IN STD_LOGI

13、C;- 时钟信号 EN:IN STD_LOGIC;- 使能信号，高电平将D0值给 Y D0:IN STD_LOGIC_VECTOR(6 DOWNTO 0);-输入初始值 Y:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-输出信号 m序列 END ENTITY lyj; ARCHITECTURE BHV OF lyj IS BEGIN PROCESS(CLK,EN) VARIABLE D1:STD_LOGIC_VECTOR(6 DOWNTO 0);-D1与 D2为变量用于实现逻辑功能 VARIABLE D2:STD_LOGIC_VECTOR(6 DOWNTO 0);-D0与

14、 D2高低位与原理图a6-0 对应 BEGIN IF EN=1THEN D1:=D0; -EN=1时 D0 值给 D1 ELSIF CLKEVENT AND CLK =1THEN - 上升沿有效 通信系统课程设计报告 8 D2(6):=(D1(4) XOR D1(0); -由原理图得 D1(4)与 D1(0)异或值给 D2(6) D2(5):=D1(6); -D1(6)值给 D2(5) D2(4):=D1(5); D2(3):=D1(4); D2(2):=D1(3); D2(1):=D1(2); D2(0):=D1(1); D1(6):=D2(6);-D2(6)值给 D1(6) D1(5):=

15、D2(5); D1(4):=D2(4); D1(3):=D2(3); D1(2):=D2(2); D1(1):=D2(1); D1(0):=D2(0); END IF; Y=D1; -D1值给 Y END PROCESS; END BHV; 由程序可知一个时钟周期输出一个m 序列码元。又因为码元速率要求为50Hz，所 以时钟频率应设置为0.01 秒（1/50*2=0.01s ）。又因为序列周期要求为127 则 m序列 周期为 2.54s （1/50*127=2.54s ）。即仿真结果应该在2.54s 后数据开始重复出现。 由程序可知 CLK 为时钟源上升沿有效， EN 为高电平将 D0 数据给

16、 D1。Y 为输出 引脚， Y0 引脚为产生 m 序列数据，如图 8 所示第一个上升沿开始产生m 序列。 下面两张图分别为大图开始与2.54s处图的放大效果。经对比2.54s后图像与开始 一样即仿真数据与开始数据重复。将Y 输出数据与图 5 对比可知能产生题目要求的序 列。故该电路可以产生序列周期要求为127 的伪随机 m 序列。 Y0 数据即序列周期要 求为 127 的伪随机 m 序列。 通信系统课程设计报告 9 2.4 设计分析与总结 2. 4.1 故障分析 现象： m 序列输出始终为低电平 原因：初始值为 0，则电路一直为 0 循环。 2.4.2 功能分析 可以产生周期为 127，码元速

17、率为 50Hz的 m序列。VHDL 语言可以自定义初始数据。 图 8 Quartus 实现 m序列 VHDL 语言的仿真结果图 通信系统课程设计报告 10 参考文献 1 樊昌信 . 通信原理 M. 北京：国防工业出版社， 2015年 1 月.P379-P390 2 电信学院通信原理课程组. 通信系统实验与设计指导书M. 常州， 2013年 9月.P4-P7 通信系统课程设计报告 11 体会与建议 通过本次实验，对伪随机m序列有了进一步的学习。本次实验只是用软件产生m 序列，并将产生的序列与计算的理论值进行对比，以判断数据是否正确。并没有对m 序列进行实际应用。 m序列是一组随机而又重复的数据，可以对其进行相关编码这样就可以将m序列与 其他知识相结合。如对其进行简单的2ASK,2DPSK 编码。这样 m序列就可以应用于通信 系统。伪随机序列具有随机噪声的特点，所以m序列也可以运用检测通信系统的性能。 由于序列的随机性也可以用于信息加密等。 若实验时间充裕可以将m序列与其它实验进行结合形成一个整体的通信系统，而不 是一个个相对独立的个体。 通信系统课程设计报告 12 附录 所用软件： Quartus 9.0 硬件： 7 个 D触发器、 1 个异或门 图 2、图 3 截取于 樊昌信的通信原理 图 2 本原多项式表 图 3 线性反馈移位寄存器原理图