《芯片延迟测试.ppt》由会员分享，可在线阅读，更多相关《芯片延迟测试.ppt（17页珍藏版）》请在三一文库上搜索。
1、芯片延迟测试,报告人：陈思 导师：余国义,主要内容,芯片延迟测试的重要性 芯片延迟测试的目的 芯片延迟的故障模型 芯片延迟的测试方法 芯片延迟测试施加方法,芯片延迟测试的重要性：电路速度越来越高；缺陷数目随着特征尺寸不断下降而剧增，延迟超出给定设计时间范围的几率就增大,芯片延迟测试的目的,验证被测电路在给定的电压和温度范围内的时间信息 确认被测电路符合设计规格,芯片延迟的故障模型,门延迟故障 路径延迟故障 门传输延迟故障 互连传播延迟故障 惯性延迟故障 最大最小延迟故障,门延迟故障模型GDF：该模型假定逻辑门的延迟是从门的输入端到输出端的，门的上升延迟时间和下降延迟时间可以不同，延迟可以从不同
2、的门输入到不同的门输出，且假定互连延迟已累积到门延迟内。门故障模型是假定延迟故障源于有故障的门，可分为转换故障和小门延迟故障（沿最长的延迟路径作的测试，工业界应用很少）。 转换故障TF 假定门延迟聚于门的输入输出端（也称门端聚集延迟故障），分为上升延迟故障STR和下降延迟故障STL，分别描述门对上升和下降信号的延迟时间长。如图与非门上升延迟故障时序图,GDF模型的优点：模型简单，易于处理，不足是未考虑其他门的延迟积累效应和忽略了连线的延迟。例：如图多路选择器,路径延迟故障模型PDF：用来描述信号传播路径上某些导通的晶体管、扩散造成的缺陷和互连线等，导致信号延迟超出了额定的时间间隔，PDF考虑了
3、从原始输入到输出的积累延迟。PDF可分为鲁棒测试和非鲁棒测试。 门传输延迟：门电路内部传输信号时从一个输入到输出所造成的延迟，不考虑互连延迟。 惯性延迟：也称转换延迟，为门输出转换时间与门输入转换时间之差，其值与输入电容、器件参数和输出电容有关，也与输入上升时间或下降时间以及其他输入的影响有关。 最大最小延迟：根据工艺参数的变化范围所提取的最大和最小延迟时间，没考虑门延迟和互联延迟的关联情况。,芯片延迟的测试方法,随机测试 功能测试 结构性测试,随机测试：在额定的时钟频率下把随机测试图形施加给被测电路，优点是可以采用片内BIST电路，以电路运行速度进行实速测试，且可检测出没建模的故障，缺点是对
4、长路径的覆盖率低，测试时功耗和噪声都比平常高。 功能测试：在额定的时钟频率下把功能性测试图形施加给被测电路，优点是精确度高，以电路运行速度进行实速测试，且可检测出没建模的故障，缺点是故障覆盖率低且难分析，测试图形生成难度大，测试施加成本高。 结构性测试：基于延迟故障模型和电路结构生成测试图形，优点是可以采用ATPG工具进行测试生成，故障覆盖率高，诊断容易，缺点是只是基于简化的故障模型生成测试图形，难考虑到其他未建模的缺陷，为提高故障覆盖率需增加可测性设计结构，测试施加非常困难。,芯片延迟测试施加方法,增强扫描 发射-移位LOS 发射-捕获LOC,基本扫描测试基本原理 对原始输入和伪输入“发射”
5、一对测试向量（V1,V2）,使得某根信号线或某条路径源处产生状态转换，第一个测试向量初始化电路，第二个向量发射转换，然后以系统时钟频率捕获与分析输出响应。,增强扫描：增强扫描对组合电路的延迟测试图形，无顺序施加一对测试向量，以系统时钟速率运行测试，优点是可按组合电路测试生成方法生成测试图形，测试图形施加无顺序，故障覆盖率高，缺点是因附加的锁存器导致面积和延迟开销大，系统时钟CK和扫描使能之间的关系难控制，另外的问题还有假路径激活，导致过测试。,发射-捕获LOC测试：采用如图所示扫描链结构，在扫描使能信号SE保持为“1”情况下，用多个测试时钟CLK把第一个测试向量V1串行移入到扫描触发器，然后使
6、能信号SE置为“0”，把组合部分的响应信号捕获到扫描触发器，再把此响应信号作为第二个测试向量V2发射给组合部分，进而捕获与分析V2的测试响应,发射-移位LOS测试：也可采用基本扫描链结构。测试图形施加方式是：扫描使能信号SE保持为“1”，用多个测试时钟CLK把第一个测试向量V1串行移入到扫描发射器，施加V1，然后用一个测试时钟CLK把第二个测试向量V2串行移入到扫描发射器，接着使使能信号SE置为0,发射V2，最后把组合部分的响应信号捕获到扫描发射器，进入分析测试响应。时序图如下：,比较LOC与LOS: LOC硬件开销小，易于实现； LOS硬件开销大，实现难度大； LOC故障覆盖率低； LOS故障覆盖率高,