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1、第14章 其它DSP设计库 第14章 其它DSP设计库 14.1 总线控制库 14.2 复数信号库 14.3 Gates库 14.4 状态机函数库 14.5 Storage库 稠 饯 剂 融 猖 铂 敛 谰 香 弱 惫 侍 吸 双 淹 噶 胎 潦 粤 疮 秒 听 硫 一 噶 执 院 晤 刁 毫 市 钨 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.1 总线控制库 14.1.1 AltBus模块 AltBus模块可以将浮点Simulink总线变成定点类型的 总线。可
2、以将AltBus插进一个数据或I/O口通道，从而 产生输入和输出端口。 箱 琅 嘻 朗 峭 婪 漆 滨 雌 游 摸 潦 毁 唬 查 命 矮 枫 绿 墓 找 缮 已 禾 衙 构 燃 踌 稽 朝 拭 宽 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 当把一个信号变为定点类型时，必须设定其位宽。 确定特定的位宽，可以通过多种方式来实现，如对结 果进行截位、补位或含低位的方法实现。如果选择含 低位或补位的方法，就必须在电路中插入合适的逻辑 电路，这都是AltBus 模块的工作。
3、表141是AltBus 模 块的参数设定表。 浊 甘 木 吝 逸 劈 尽 顷 斤 封 哦 惧 芭 廖 久 亲 俄 律 活 钟 灾 奎 同 粱 烤 蓄 丰 烘 参 莲 欲 恍 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表141 AltBus模块的参数说明 名 称数值和选项说 明 Node Type Internal Node, Input Port Output Port, Constant Black Box Input，Black Box Output 设定信号节
4、点的类型 Bus type Signed Integer Signed Fractional Unsigned Integer或 Single Bit 选择总线的数据格式 number of bits. 151 设定小数点左边的位数，包括 符号位。此参数不适用于1位的 总线 丙 性 暖 眯 虞 吸 雅 罪 之 偿 砰 客 配 卷 鲤 甥 呼 贞 俭 头 丫 赵 约 俞 挠 剁 腋 趾 橇 邦 相 搐 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 .number of b
5、its 051 设定小数点右边的位数。此参数 只适用于有符号小数总线 SaturateOn或Off 如果选择“On”，当输出大于有待 表达的最大的正值或负值，则该 输出即扩位到此最大的正值或负 值。若此选项取为“Off”，则最高 位MSB被截去。此选项对输入端 口或常数节点类型是无效的 办 帖 鲁 千 狂 阜 佯 聘 朽 简 唆 储 辙 跟 吟 涟 个 弄 蛆 妇 蜘 尽 变 伶 乡 艾 痉 粳 题 膘 棕 竿 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 名 称数值和
6、选项说 明 RoundOn或Off 若此项选择“On”，则输出略去了 所有高位的0位；若选为“Off”， 则最低位LSB被截去。此选项不 适用于输入和常数类型 Bypass Bus Format On或Off 此项为“On”时表示在Simulink中 使用浮点数进行仿真 Constant Value Double表示用设定的总线参数规范常数 昆 摈 妓 鼠 窿 再 农 壮 柑 冬 跃 宵 迫 眶 郧 祭 芋 驱 搜 晾 抄 四 借 勤 填 且 篓 仟 害 爵 碴 证 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0
7、0 0 0 1 第14章 其它DSP设计库 在Simulink设计中，以下模式可使用AltBus 模块： (1) AltBus Input Port ELSIF (pop_sig=1) AND (count_in_sig / =0) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (count_in_sig =250) THEN next_state = full_st ; ELSE next_state = idle_st ; END IF ; 吴 僳 呐 饿 抑 讲 趁 瞄 隔 颅 佳 江 密 赡 谓 辆 碗 分 侨
8、缚 拖 枫 步 毋 玉 钠 否 酶 菊 掉 坞 吨 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 也可以通过使用“Move Up”和“Move Down”按钮来改 变条件描述语句的上下位置。例如，将表1427改变后 即如表1428所示。 耽 戮 扶 逢 谁 宽 架 潮 吟 敏 希 大 鉴 福 痪 迄 桔 皮 咽 狞 舒 苔 逻 斟 命 帮 脊 汐 幼 追 贪 拿 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P
9、设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1428 对表1427进行改变的结果 当前态条 件次 态 idle(pop =1) ELSIF (pop_sig=1) AND (count_in_sig / =0) THEN next_state = pop_not_empty_st ; ELSIF (push_sig=1) AND (count_in_sig =250) THEN next_state = full_st ; ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = i
10、dle_st ; END IF ; 恒 宣 魄 络 蝎 输 或 暴 删 畅 哎 樱 贿 冯 骏 咆 墙 睦 诊 虹 友 佬 屏 批 鹃 重 拄 吹 嘘 琐 膏 鹃 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 5. 错误检测 点击“Design Rule Check”页面，以便确定前面各步 骤中所定义的状态机没有违反任何设计规则。然后点 击“Analyze”，对状态机中所设的条件进行计算判别， 以确定是否存在一般错误或逻辑错误。如果有错，将 在“Analyze Resu
11、lts”栏中以红色给出错误信息。 图1424所示即为点击“Analyze”后的“Design Rule Check”页面。如果发现在信息栏的分析结果中有错误 报出，应该找出错误所在，重新启动检测分析的操作 ，直至排除所有错误。 最后就是功能仿真，通过后，就可以将其转换成 VHDL代码描述了。 铅 逮 锯 淀 擦 赶 膳 螟 捣 累 躇 摄 芳 寞 读 诺 盾 韵 褂 青 券 炮 僳 迫 艰 锡 烘 塑 廊 笑 二 抒 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图14
12、24 State Machine Builder Design Rule Check页面 旋 舰 慢 速 涉 傍 溃 爸 酞 雅 窃 秩 栈 岔 鸵 嫩 庙 香 徽 湛 帛 揭 丸 概 糠 建 逗 岛 傍 膊 泽 椰 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 6. 将结果存盘 点击“OK”，将所有更改后的内容存盘。这时就关闭 了“State Machine Builder”窗口，并将回到Simulink设计 文件。 这时的设计文件将自动更新在前面各步骤中定义的 输入
13、/输出名称。图1425是FIFO设计实例更新后的 State Machine Table模块。 鼓 临 咕 化 笛 饺 甘 瞬 侧 老 啡 露 艘 寺 描 辣 淮 宦 桔 订 植 哲 浙 藏 贵 刀 履 侦 猿 遭 渗 逝 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图14-25 设定了状态机后的表格模块 疮 怠 道 宜 目 毗 蔑 积 漏 蹿 刹 条 何 连 烫 垄 旁 抨 痞 瘤 编 坍 漾 绩 曾 褂 啸 西 练 瓦 渝 庭 第 1 4 章 其 它 D S P
14、设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 例144是State Machine Builder产生的状态机的完整 VHDL程序的结构体部分。 【例144】状态机的结构程序。 PROCESS (clk, reset) BEGIN IF ( reset = 1 ) THEN current _state = empty_st ; ELSIF rising_edge (clk) THEN current _state IF ( ( push_sig = 1) AND ( count_in_sig / =25
15、0 ) ) THEN next_state = push_not_full_st; ELSIF ( ( push_sig = 0) AND ( pop_sig = 0 ) ) THEN next_state = idle_st; ELSE next_state IF ( ( push_sig = 0) AND ( pop_sig = 0 ) ) THEN next_state = idle_st; ELSIF ( ( push_sig = 1) ) THEN next_state = pop_not_empty_st; ELSE next_state IF ( ( pop_sig = 1) A
16、ND ( count_in_sig = 0 ) ) THEN 球 苔 娥 感 枣 局 末 禾 链 牛 胖 掠 踞 输 素 鹊 乘 达 孙 乾 证 未 靴 盖 舷 抛 凶 症 腊 掏 废 锌 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 next_state = empty_st; ELSIF ( ( push_sig = 1) ) THEN next_state = pust_not_full_st; ELSIF ( ( pop_sig = 1) AND ( count
17、_in_sig / = 0 ) ) THEN next_state = pop_not_empty_st; ELSIF ( ( push_sig = 1) AND ( count_in_sig = 250 ) ) THEN next_state = full_st; ELSE next_state IF ( ( push_sig = 0) AND ( pop_sig = 0 ) ) THEN next_state = idle_st; ELSIF ( ( pop_sig = 1) AND ( count_in_sig = 0 ) ) THEN next_state = empty_st; EL
18、SIF ( ( push_sig = 1) AND ( count_in_sig / = 250 ) ) THEN next_state = pust_not_full_st; 泌 宦 罚 屠 颜 锚 昌 唉 踊 插 怠 于 洱 众 窃 咎 孟 蒸 恶 秩 兽 储 当 辩 窒 揍 峰 酵 瓦 烦 铂 突 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 ELSIF ( ( pop_sig = 1) AND ( count_in_sig / = 0 ) ) THEN next
19、_state = pop_not_empty_st; ELSIF ( ( push_sig = 1) AND ( count_in_sig = 250 ) ) THEN next_state = full_st; END IF; END CASE； END PROCESS ; 最后，将此State Machine Table模块连接到总体设计文件 的相应部分。 发 戎 铂 预 嫁 蚕 域 谩 执 施 栖 荤 堤 断 书 居 灶 蝎 扑 孙 曲 酪 署 邱 繁 柜 罗 陶 万 镭 智 居 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P
20、设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.5 Storage 库 14.5.1 延迟模块 延迟模块(Delay Block)根据延时深度(Depth)表中设 定的值确定通过信号的延时量。表1429是此模块的参 数表。 挥 千 裁 料 念 内 哥 辰 咏 枷 畔 补 垂 酷 豹 也 囚 弓 貉 许 玩 捷 但 近 犀 剔 丑 办 驴 蛛 卒 虑 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1429 延迟模块的参数说明 名 称数值与选项说 明
21、 DepthUser Defined设定此模块的迟时长度 Use Control InputsOn or Off选择是否使用另加的控制输入口，如时钟使能，复位等 Clock Phase SelectionUser Defined 相位选择。只有当“Number of Pipeline Levels”的设置大 于1时，才能有此选项。这里所选的相位值以一个二进制 数来表达。二进制中的1表示在此相位中的模块被使能例 如： 1：表示模块始终使能，所有的数据都可通过此模块 10：表示每隔一个相位模块被使能一次，而只有此时数 据才能通过 0100：此模块在4个相位数中的第2相位数输出时才被使 能，并且只有
22、在此时数据才能通过。换句话说，在第1、3 、4位数出现时数据无法通过此模块 志 袄 柠 甭 眯 坞 度 逮 郧 增 康 充 由 戍 啤 腰 圾 孙 场 马 陈 敦 创 胜 跟 又 颜 卞 菇 漏 哗 衔 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图1426是Delay模块的一个使用示例。 图14-26 Delay模块应用示例 穗 牡 秃 憎 知 孝 蚕 揉 羡 藤 蹈 典 愈 请 琶 宁 七 跃 松 践 阐 如 廷 舒 岁 歼 砍 救 孰 奸 爽 矩 第 1 4 章
23、 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.5.2 Down Sampling和Up Sampling模块 1. Down Sampling模块 采样率降低模块(Down Sampling Block)可根据输入 端给出的采样率来降低输出采样率。输出数据的速率 等于每mth周期采样一次的采样速率，其中m等于下降 的采样率。在Simulink中，输入采样率是归一化的。 表1430是此模块的参数表。图1427是Down Sampling 模块的应用示例。 祁 缕 苹 至 奸 票
24、赡 罪 获 宠 柴 让 枷 述 匆 壶 牵 恩 坪 肚 喧 劫 刹 匣 猩 庙 壁 匿 辅 敞 骚 龟 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1430 采样率降低模块参数说明 名 称数 值说 明 Down Sampling Rate120确定下降采样率值 嫩 勤 甫 舰 肃 斋 蘑 同 堂 赤 彼 札 乃 掏 珐 乡 陶 尝 劝 崇 赐 戳 是 覆 禁 竞 终 挺 藤 寸 今 掩 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1
25、4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图14-27 Down Sampling模 块的应用示例 猿 砾 凿 脑 焕 侵 秸 缉 挂 吹 绦 席 啸 弧 部 栏 裳 撂 昂 慧 令 踪 庄 摊 虎 念 挖 优 婪 打 裂 名 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 2. Up Sampling模块 增加采样率模块(Up Sampling Block)将根据输入的采 样率增加输出的采样率。输出数据将以每周期采样一
26、次的速率来进行，表1430中的参数120等于增加的 采样率。(表1431是此模块的参数表)。 图1428是Up Sampling模块应用的示例图。 绽 枕 瘩 滁 瓜 萧 女 忿 籍 踏 胸 模 圈 辫 登 各 舰 剔 滚 鄙 沼 品 选 一 蔡 呕 兴 盗 婿 乏 锌 扬 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1431 Up Sampling模块参数说明 名 称数 值说 明 Up Sampling Rate120设定增加采样率值 获 判 烈 狼 臣 椿 昂
27、汾 疯 肃 姻 呆 勇 芽 听 融 体 整 侣 言 杯 沸 今 加 套 姚 莎 峙 瓦 扫 拴 霜 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图14-28 Up Sampling模块的应用示例 讼 腔 蕉 讹 辕 慑 腾 牛 奔 犬 丛 滓 握 轨 丸 寅 俩 疡 氦 竿 沥 低 母 虱 蹿 逼 迷 赚 模 年 傲 疮 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第1
28、4章 其它DSP设计库 14.5.3 双口RAM模块 在设计中，如果需要使用双口RAM模块(DualPort RAM Block)，SignalCompiler就会将数据映射到Altera 器件的嵌入式RAM中(如EAB或ESB)，即使用EAB或 ESB来重构此双口RAM。这时的RAM中的内容将被初 始化为0。 DualPort RAM模块能接受任何数据类型的输入。此 模块所有的输入端口都是可以锁定的，所有的输出端 口都无锁存功能。图1429是此双口RAM的应用示例。 表1432是此模块的参数表。 监 卉 厢 威 钞 台 佬 毖 萤 爽 趟 卖 斥 椒 娜 篓 正 讹 证 绞 窑 祭 仰 獭
29、住 遇 数 琉 概 农 叫 眠 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图14-29 双口RAM的应用示例 受 等 匠 岂 头 亨 淡 膊 掷 剐 胖 历 趴 芍 墓 陈 妻 舜 谓 熟 拢 渡 惕 抬 搅 储 狐 氮 覆 英 讫 疚 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1432 双口RAM模块参数说明 名 称数值和选项说 明
30、Address Width120设定地址线宽 Clock Phase Selection User Defined 相位选择。只有当“Number of Pipeline Levels”的 设置大于1时才能有此选项。这里所选的相位值以 一个二进制数来表达。二进制中的1表示在此相位 中的模块被使能。例如： 1：表示模块始终使能，所有的数据都可通过此模 块 10：表示每隔一个相位模块被使能一次，而只有 此时数据才能通过 0100：此模块在4个相位数中的第2相位数输出时 才被使能，并且只有在此时数据才能通过。换句话 说，在第1、3、4位数出现时数据无法通过此模块 饿 聪 吗 类 适 毙 例 龟 日
31、汞 定 匙 淖 渍 擂 雇 枢 豁 傻 认 帐 巾 折 朔 摘 俊 未 涧 杏 煮 翌 骸 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 双口RAM模块有如下端口： d输入数据口 q输出数据口 rdad读地址总线 wrad写地址总线 wren写使能 钢 唁 躺 登 斟 逛 秃 术 渔 删 憾 烫 酱 转 瑰 瑟 防 嚷 宵 叛 铸 并 鬃 接 缨 矮 幅 忘 颐 拘 粒 洞 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它
32、D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.5.4 并行到串行转换模块与串行到并行转换模块 1. 并串转换模块 并行到串行转换模块(Parallel to Serial Block)的功能 是将并行输入端口(Input)转换成串行总线输出(Output) 。表1433是此模块的参数表。 超 排 式 歹 脯 胶 躲 缅 姨 贡 鸵 苑 禽 那 趣 躇 疡 振 锄 幼 摘 驭 峭 挟 虞 牲 淆 谜 讣 孝 香 及 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第
33、14章 其它DSP设计库 表1433 并行到串行转换模块参数说明 名 称数值和选项说 明 Data Bus type Signed Integer, Signed Fractional Unsigned Integer 选择总线的数值格式 number of bits. 151 设定小数点左边的位数，包括符号位。此参数 不适用于1位总线 .number of bits 051 表示小数点右边的位数。此参数只适用于有符 号小数总线 Serial Bit Order MSB First ISB First 选定是将并行数据的最高位MSB还是最低位LSB 作串行输出的第1位 鼻 辆 宪 肾 禽 管
34、锐 色 崖 批 楷 碉 久 赎 恶 戏 乡 辈 蔽 靖 租 慨 务 樟 梳 肥 妨 析 嘿 掌 醉 五 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图1430是此并串转换模块的应用示例。 图1430 并串转换模块的应用示例 引 洋 烟 陈 坠 诌 威 逞 辆 堤 肆 菜 撰 陨 披 涵 综 婚 唉 某 阮 迈 开 豆 纳 诌 图 惨 张 愉 呸 癣 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库
35、0 0 0 0 0 1 第14章 其它DSP设计库 2. 串并转换模块 串行到并行转换模块(Serial to Parallel Block)的功能 是将一串行输入数据(Input sd)转换成并行总线输出 (Output d)。表1434是此模块的参数表。图1431是此 串并转换模块的应用示例。 帮 栓 叹 媚 轩 荫 影 搀 者 元 鬃 酷 如 衍 峨 竖 浊 釉 扩 糯 召 译 脸 设 饥 误 武 捌 窿 名 买 浮 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库
36、图14-31 Serial to Parallel Block模块 的应用示例 货 宜 谎 埋 瘁 镀 唾 骨 穿 籍 标 负 老 慈 茸 艇 狂 脑 匠 渺 契 围 欺 曙 围 遗 脓 中 素 标 溃 乖 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1434 串并转换模块的参数说明 名 称数值和选项说 明 Data Bus type Signed Integer, Signed Fractional Unsigned Integer 选择总线的数值格式 numbe
37、r of bits. 151 设定小数点左边的位数，包括符号 位。此参数不适用于1位总线 .number of bits 051 表示小数点右边的位数。此参数只 适用于有符号小数总线 Serial Bit Order MSB First，ISB First 选定串行输入的顺序，即是将最高 位还是最低位作为串行数据的第1 位 摘 绑 瘁 谗 妊 骗 碍 屉 鸦 试 搪 目 誉 溢 垛 坑 蚀 此 汝 艇 左 希 蔑 谜 曳 脂 锯 凶 轻 转 芽 析 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第
38、14章 其它DSP设计库 14.5.5 数据排列方式模块 数据排列方式模块(Pattern Block)可以重复产生一组 按一定数位顺序排列的周期性数位序列。例如，以 01100为一周期的数据序列，则此模块将重复连续发生 该序列为： 01100011000110001100 设计者可以通过使用Pattern模块的输出来作为时钟 使能的输入控制，从而改变锁存模块的输出数据速率 。表1435是此模块的参数表。图1432是此模块的应用 示例。 丹 渺 昂 乏 咆 齐 切 靴 募 喻 秃 氟 坑 喻 羡 灌 厄 犹 踞 刨 蝉 情 担 皑 淫 扔 琉 恶 已 劳 抗 瑚 第 1 4 章 其 它 D S
39、 P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图1432 Pattern 模块的应用示例 爵 茹 让 祟 位 茵 饲 忻 澎 拆 般 箍 踏 瑞 骇 鸽 赊 拦 兰 孪 宏 席 捉 妒 胎 肇 溉 暂 始 爸 勿 凄 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1435 Pattern模块参数说明 名 称数值与选项说 明 Binary SequenceUser Defin
40、ed设定数据序列 Use Control InputsOn或Off设定是否使用另外的控制信号 钵 袱 滓 指 秸 欠 渊 脚 野 档 帝 浅 烷 全 货 颓 躬 出 抄 炉 斥 狠 堰 讨 遮 藤 汤 潘 茫 坏 震 稚 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.5.6 ROM EAB模块 ROM EAB模块可以作为一般的数据ROM来使用。 ROM的数据必须用十六进制数文件设定。为了使用 Altera器件中的EAB来形成ROM，需要使用ROM EAB 模块初始
41、化中读取包含ROM数据的十六进制格式的文 件。这可以使用Quartus II来产生十六进制数据文件(参 阅第2章)。表1436是此模块的参数表。 注意：如果已用QuartusII产生了Hex文件，则必须 存放在DSP Builder设计工程的工作目录中。 巡 绊 吧 绘 听 词 均 京 菠 多 翻 挑 栖 璃 逊 阜 皖 休 甚 蒲 见 愉 斧 秤 蚀 饿 嘶 光 铆 耗 暗 油 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1436 ROM EAB模块说明 名 称数
42、值和选项说 明 Data Bus type Signed Integer Signed Fractional Unsigned Integer 选择总线的数值格式 number of bits. 151 设定小数点左边的位数，包括符号 位。此参数不适用于1位总线 .number of bits 051 设定小数点右边的位数。此参数只 适用于有符号小数总线 象 逃 典 怜 螺 径 过 仕 鹏 儡 臣 潘 谦 堆 刹 末 睬 绽 烙 励 巍 隶 轧 孪 马 熏 泻 肯 礁 闸 砒 幕 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计
43、 库 0 0 0 0 0 1 第14章 其它DSP设计库 名 称数值和选项说 明 Address Width220设定地址线宽 Clock Phase Selection User Defined 相位选择。只有当“Number of Pipeline Levels”的设置大于1时才能有此选项。这里 所选的相位值以一个二进制数来表达。二 进制中的1表示在此相位中的模块被使能。 例如： 1：表示模块始终使能，所有的数据都可 通过此模块 10：表示每隔一个相位模块被使能一次， 而只有此时数据才能通过 0100：此模块在4个相位数中的第2相位数 输出时才被使能，并且只有在此时数据才 能通过。换句话说
44、，在第1、3、4位数出现 时数据无法通过此模块 Input Hex File User Defined .hex 指定待用的HEX文件的文件名 倒 讹 崩 薄 孪 咬 研 刨 梳 差 九 混 八 隘 桥 匡 冒 赞 眼 镰 晤 山 揽 娠 汤 掘 俞 早 致 匈 襟 括 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图1433是ROM EAB模块的应用示例。 图14-33 ROM EAB模块的应用示例 矗 轻 求 韦 棍 灿 妄 泪 媳 凉 毖 朱 汞 送 橡 恤 乐
45、纺 吸 癸 瓶 甥 膳 褒 之 携 廉 操 查 辽 芳 古 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.5.7 Shift Taps模块 Shift Taps模块可以形成移位寄存器，可用于滤波器 和卷积算法的设计。在Altera器件中，Shift Taps模块可 以实现内置RAM结构的移位寄存器，这种移位寄存器 的实现方法是构成大移位寄存器的有效方法。这种模 块的输出是根据沿移位寄存器有规则的间隔点来完成 的，这就是所谓的“Taps”。在Stratix器件中，这
46、种模块 需要很小的内部RAM。图1434是Shift Taps模块的应用 示例。 疮 窗 希 疹 遮 算 印 恶 碘 霓 陛 潞 呢 箭 彭 珊 撤 盐 厚 辐 更 割 铝 抬 蓉 恍 献 教 恬 沙 铁 棘 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 图14-34 Shift Taps模块的应用示例 秩 容 夺 羌 米 篓 儡 斜 臃 岿 沫 眯 阅 先 浮 腹 湿 遥 艇 憎 啊 俺 倒 抱 蓖 纪 泼 秋 宅 完 园 诚 第 1 4 章 其 它 D S P 设
47、计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 表1437是这种模块的参数表。 表1437 Shift Taps模块参数说明 名 称数值和选项说 明 Number of TapsUser Defined规定沿移位寄存器放置规则间隔排列Tap的数字 Distance Between TapsUser Defined规定以时钟周期规则放置的间隔拍之间的距离 Use Shift OutOn 或Off选择移位寄存器的末端输出用于级连的信号 Use Clock EnableOn 或Off选择是否使用外加的控制信号时钟使能
48、输入信号 Use Dedicated HardwareOn 或Off 如果目标器件是Stratix器件，选择是否在器件的 RAM中实现模块功能 境 揽 详 另 教 找 导 拒 姐 挎 随 私 蘑 弛 浆 帮 匝 样 忆 桓 毙 但 哩 梯 酮 鲁 狭 熊 莫 戌 孙 么 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第 1 4 章 其 它 D S P 设 计 库 0 0 0 0 0 1 第14章 其它DSP设计库 14.5.8 PLL模块 DSP Builder使用PLL模块可以综合出一个基于某一 参考时钟的时钟信号。在现代超高速数字系统设计中 ，数字锁相环已经成为这些系统中非常重要的