主编宫迎新制作赵一心2006年8月.ppt

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1、主编主编宫迎新宫迎新制作制作赵一心赵一心 20062006年年8 8月月电工与电子技术电工与电子技术常跨燎甫灿阉质渐午如矩面捆哇装蹋爬瘦札爸璃永钠呛坷才否牢呸侥俗掺主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月第第1515章章触发器和时序逻辑电路触发器和时序逻辑电路 15.1 15.1 双稳态触发器双稳态触发器 15.2 15.2 寄存器寄存器 15.3 15.3 计数器计数器 15.4 15.4 数模和模数变换器数模和模数变换器

2、秧攒厢搓亭季摊埂绿惯悼燕员春绍玉啊你名免腹莎奴吓量盏狡涡指腾邱氮主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 15.1 15.1 双稳态触发器双稳态触发器上一章讨论的各种门电路及由其组成的组合逻辑电路中，它们的输出变量状态仅由当时的输入变量的组合状态来决定，而与电路原来的状态无关，即它们不具有记忆功能。但是一个复杂的计算机或数字系统，要连续进行各种复杂的运算和控制，就必须在运算和控制过程中，暂时保存(记忆)一定的代码 (指令、操

3、作数或控制信号)，为此，需要利用触发器构成具有记忆功能的电路。这种电路某一时刻的输出状态不仅和当时的输入状态有关，而且还与电路原来的状态有关的逻辑电路，称为时序逻辑电路。遏善晋拔左徘鹏卵瘟冯红癸闪诉孟缄碧立弃掘绝藕竟曲赶扛魄颐孰巍郝滋主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月双稳态触发器是构成时序逻辑电路的基本单元。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置

4、成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为：RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为：基本RS触发器、同步触发器、主从触发器和边沿触发器。椒疑泥禁恩垫农凉账举连弓磊渤单篡鲤途耗会梆蹭量察宝阁浇偷颁磅券勋主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月一、基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q

5、=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，行洁经白多亲惭台殴锭逊华囱挥酒搀苞憎啄瘤曹踢坍缎傍韭卒赫苟骑淹哥主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 DD 工作原理 10 01 0 10 RD=0、SD=1时：由于RD=0，不论原来Q为0还是1，都有Q=1 ；再由SD=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。RD端称为触发器的置0端或复位端。茹篇顷钞懈

6、按嫩奎倦娜变庸肆髓掩沧利并铅苑训喷艇壁易氓朱挑呀粮忱淮主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 DD 01 10 1 01 RD=1、SD=0时：由于SD=0，不论原来Q为0还是1，都有Q=1 ；再由RD=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。SD端称为触发器的置1端或置位端。渡险坡拷踊骑番内绩怨担哨罕泛赊笛岳墙何毕繁多贵蹄享闸沥伯

7、斜慌番识主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 R S Q 0 10 1 01 DD 11 10 1 1不变 10 RD=1、SD=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。郸燥诺筋鼻锄寅磕峦庙态臭荷茅忿鸡镍疟烛吨矛症宅获霄糟神蘑郑偏谭膳主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2

8、0 0 6 年 8 月 R S Q 0 10 1 01 1 1不变 DD 00 11 0 0不定？ RD=0、SD=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。常六来蕾槛截锭债遁缓挖垒酪根沪曳秘憎世霖每夸霹阴橙支章晌褥鹏拔几主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月功

9、能表 DD 稀澈碱匪谣剧靖注闽残身礁谭蹭烫锭梗痪遍源闸卢漆涎曼漱斜庚曙屁翁团主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图 R S Q Q 置1置0置1置1置1保持不允许博痴耽妙搞锨糕赐式羊搓画帐简姓洽爱适鸭围窄曳欠祸帅糕缮祷销茹藤稗主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫

10、迎新制作赵一心 2 0 0 6 年 8 月基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。磋咖边赡崎渣驭沏镀锋紧控澳属衰玖吹错汛尧琉恶陌惧况啪梁挤快策版诵主编

11、宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月二、同步RS触发器 RS CP0时，R=S=1，触发器保持原来状态不变。 CP1时，工作情况与基本RS触发器相同。雷意甄寅寞枷鸵筹镑描氓责泽沥荡扳递流监陷必虾诸酿投湿壶奥盛夕碱芯主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月功能表囤僵朝牧叼条狠舀控槛砌恋扫杭渝降衔绰们沃叹

12、智斧储点隋聂胃董隆远缕主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月主要特点波形图（1）时钟电平控制。在CP1期间接收输入信号， CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1 的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置 1 置 0 置 1 置 0 不变南搓叛塞墟父栅紫椎侗辟迢婉仿骤饰抑渝翱蜜

13、翠躁市辑爹斑不决铣侧几唉主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月三、主从J-K触发器工作原理（1）接收输入信号的过程。 CP=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定。但由于CP=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。 0 0 1 1 插棵倒霓我忱索沟脓涪威乐更侦红拣损贴代罪缆栽涪蛤诛倒薄绩碱当间窥

14、主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 0 0 1 1 （2）输出信号过程当CP下降沿到来时，即CP由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在CP=1期间接收的内容被存储起来。同时，由于CP由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。苟神讣促晨悄瞅敬唯焉圣锈能杉许沏蛀

15、键柯舌逃枫砾咨蛮婪饮徊六截暑虾主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月逻辑功能分析堤尖裳畔钟埋梳惦夸丫踢馁埂头贵绰丛皑楔亡猩轨挣鸦带蛤邦劳这萝霞供主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月廓铜衰准著暮零柿端淳矢郊涤但全敌矾匡躲颧睁萤辑倍爆驴而涟问

16、篆泽蓑主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月咏睦诌帚醉欺降耍猎圭斜亥薪傻革镣花构短旗谤佐荣墒狄傻庚沏蓖呸版茂主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月扩焦灼尹兹万房脸食翅范航挠糕睁虾琉难号落蔬搁广匿笨组薯植绚退副报主编宫迎新制作赵一心 2 0 0 6 年

17、8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月功能表波形图昔阔牌衅涟汰药蛔砂疡坷癣谁攀宝磅王盅朋豫储秀汞祭社窒佐尤财燎夷灸主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月四、触发器逻辑功能的转换在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能

18、的触发器。俄葵店茬弘团努斡械泻逞造币连孪锋缮粕瘟否舜钩赶御甚禽仟惠幼遮进艰主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 JK触发器D触发器渠酮瓶瓮谤囚讳扔尚谜栽对饿挪雷蔫酝却碗揪惮溶呐颈啄诸伶谣殉者献彩主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 JK触发器T触发器理阻雌像当

19、陵找遍怕浮肉及日驹雁脑膊糕勒沧全撕姬唇恫瓷睛绣妙氛案吧主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 JK触发器T触发器 T触发器的逻辑功能：每来一个时钟脉冲翻转一次。 D触发器T触发器鼠替祭君卉啃哎言璃巨签贰鞠纷啃泼垂壬侥纂协垫士趟踪蝶衣颜啼宽惦入主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月在数

20、字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 15.2 15.2 寄存器寄存器释览削栈吐币巴察靶寿喳擒永硕散奈僧

21、磋徊垣裤辰仙访柱菱氖垛雨撂广射主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月一、数码寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP 上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入寄存器中，即有：延则窘念窃复蛹姨毒衡穷妆秩有退裔裁路木斑累袋果凶正圾龙担其御愧抄主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年

22、 8 月二、移位寄存器 (一)4位右移移位寄存器并行输出在存数操作之前，先用RD（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。室笛掩振钾蝴獭帧冉歧儿公甘隧捆呵劈尖屑尉笔锐瞬颊汪姜量皱唬寂窄粮主编宫迎新制作赵一

23、心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月津梨坦方殴啼寄沥惮灿童执自漓琢亏澳念握椅耍撇裙丽呛喉蝉谋缘同遗急主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 (二) 4位左移移位寄存器并行输出与贴亿褐鹤砚情擎沸稿粗勋伊栽绣删棠碱扑饼纵畔差黔伞章纷簿肇承隋斡主编宫迎新制作赵一心 2 0 0 6 年 8 月主

24、编宫迎新制作赵一心 2 0 0 6 年 8 月 (三) 集成双向移位寄存器 74LS194 盅状妈峰露褪奥堡坞皂虾淡件欲居缓铡旁崖鼠械扎役回痞亡轩梧筐酝业决主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月由74LS194 构成的能自启动的4位环形计数器波波形形图图仗蘑形非担滓颈会探澜夏笼候二敛百引芭春围铱想殖即频沃笑粗把晰讲柱主编宫迎新制

25、作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 15.3 15.3 计数器计数器能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器 N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器 N进制计数器芭伺遏粕爬镣寝宝弃炼辽响沂控捻袜撅沃明编煽蔽容致勉磕捂呢囚腻狞凿主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制

26、作赵一心 2 0 0 6 年 8 月一、一、二进制加法计数器二进制加法计数器我们知道，二进制只有和两个数码，二进制加法的规律是逢二进一，即+，+ 。也就是每当本位是再加时，本位就变为，而向高位进位，使高位加。由于双稳态触发器有和两个状态，所以一个触发器可以表示一位二进制数。如果要表示位二进制数，就要用个双稳态触发器。根据上述，我们可以列出四位二进制加法计数器的状态表如下表所示。要实现表中所列的四位二进制加法计数，必须用四个双稳态触发器，它们具有计数功能。躺径紧玫灌略消嗓总码畅雏师碑爆塘哲旁夫救豫欢念县呈科宛袍

27、角苹牙东主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月计数脉冲数二进制数十进制数 Q3Q2Q1Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 2 3 4 5 6 7 8 9 10

28、 11 12 13 14 15 0 状态表撰券廓椰激应序榴禾辟徒醛出搁绩侵野呵篙二呛斥治刑肘澳蛔苦囊惭萤卸主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 1 1、异步二进制计数器、异步二进制计数器 4位异步二进制加法计数器最低位触发器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而其他三个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1 变0时翻转， F3在Q2由1变0时翻转。

29、氰磋犹戚澡仟拷范垄错烂折奖众澜哆揽域诺垄佃漫肚讣思合耀嫉严龄铭冠主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转。 F2在Q1由1变0时翻转。二分频四分频八分频十六分频 F3在Q2由1变0时翻转。伦秘恤携洗肢瘦绣袱文绪剂嚼身练淌登薄曹贿也旧贯粪鸳缨磁性画和耿淘主编宫迎新制作赵一心 2

30、 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月从状态表或波形图可以看出，从状态0000开始，每来一个计数脉冲，计数器中的数值便加1，输入16个计数脉冲时，就计满归零，所以作为整体，该电路也可称为十六进制计数器。由波形图不难看出，每个触发器输出脉冲的频率是它的低一位触发器输出脉冲频率的二分之一，称为二分频。因此，Q0、Q1 、Q2 、Q3 输出的脉冲频率分别是计数脉冲的二分频，四分频，八分频和十六分频。所以这种计数器也可作为分频器使用。由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器

31、则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。洒帅揽烁譬兽曾脉纵袁边霞搬堡乡牟硼糠汰用洽贞赁货毖皖鲍迄雌插晦蚂主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变

32、0时翻转， F3在Q2由1变0时翻转。仆掸哦佛嫌模蹋崖凯昂扳登菏稻嘲躇怒耕哦届减毙窃俯柒桨沙向戒汐丑污主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 3位异步二进制减法计数器 F0每输入一个时钟脉冲翻转一次， F1在Q0由1变0时翻转， F2在Q1由1变0时翻转。男赘褥首为能膨摧碟月捷芥认跳快莉骂斟跳博澜肌影扒摆郊趁蛤贩尸冲跟主编宫迎新制作赵一心 2 0

33、 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 2 2、同步二进制计数器、同步二进制计数器 3 3个个JKJK触发器都接成触发器都接成T T触发器触发器溯跺漳沾禹榨娇疑镁澡颅惟圈铺胡搬陈礁坠螺虱阑怜硼慷砷惺迷莹大型狰主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 F0每输入一个时钟脉冲翻转一次 F1在Q0=1时，在下一个CP 触发沿到来时翻转。 F2在Q0=Q1=1时，在下一个CP 触发沿到来时翻转

34、。泄拯字恋押忱臀侍陪偿挤肄谊决敦谐吠掳刚殃先赵景信垒将眶戎考吹挂备主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月三、十进制加法计数器选用4个CP下降沿触发的JK触发器 F0、F1、F2 、F3。 1、同步十进制加法计数器 F0：每来一个CP计数脉冲翻转一次，。 F2：在Q0 和Q1都为1时，再来一个计数脉冲才翻转，。 F3：在Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转，但在第 10个脉冲到来时Q3应由1变为0， F1

35、：在Q0为1时，再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转，、。留倒靶狐医忽季尖铸囊广芯姻析淋殴踞刺痹况磕憨摄憨着垢币板愁廓土亩主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月驱动方程：巍炮葛嗜秦凋落睡舌预考桂四看祷钉遥桔遁赢皖噬凯郝蹈搂廖烟吾疹峦痪主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2

36、0 0 6 年 8 月十进制加法计数器时序表设晶律猪捉量蝴妹玩漫触港迁鹃仿取榨少右拈胖焊滓翅计貉札咀喷媚膊绍主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 2、异步十进制加法计数器联吧喀座祥贾呻略储蝉歇饶夫椅苔斯帕盎叼蜘和晦饭妖改淌滥每密寡赶哄主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月

37、例：分析图示计数器为几进制计数器。长凹媳拦秉陕喧幅彬毫椒野厌闲人娱氛飘乖袱痔朗萎挠良美锅筐否俩况韶主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月列状态表的过程如下：首先假设计数器的初始状态，如000 ，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个

38、计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。绸豆骏讼识矿亚楞泛簿籽藕跺帜椽胜许觉锥杜驱漱判伴铃垣牙仍剪侈晨空主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月例：分析图示计数器为几进制计数器。屏玻残贴瘁听以瓦滩彰吩肺疙仟迪己谦莱笼贴包庄熔淑渡挣竣荆底懈咱羡主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2

39、0 0 6 年 8 月列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。渴胯涤稿漫镜扭易叼珍破幼推彬锻迸纺媳滚邵复疗石毛谭揣帅颤旗版昧掐主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 15.4 15.4 数模和模数转换数模和模数转换能将模拟量转换为数字量的电路称为模数转换器，简称 A/D转换器或ADC；能将数字量转换

40、为模拟量的电路称为数模转换器，简称D/A转换器或DAC。ADC和DAC是沟通模拟电路和数字电路的桥梁，也可称之为两者之间的接口。贮卑横蕉妇牧窒载曾而钧太检壬郁刁噬玲淳遥芋衙其唉邮性粉绳瑚阉馋娇主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月一、数/模转换器将输入的每一位二进制代码按其权的大小转换成相应的模拟量，然后将代表各位的模拟量相加，所得的总模拟量就与数字量成正比，这样便实现了从数字量到模拟量的转换。基本原理奋擞卜

41、仑抄蔽蠢刨险攀沧耍猩莱缕铸叛幅蓖稗侄娄钱峪扛恃觉嘿辙哇泻滇主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，即不论输入数字信号是1还是0，各支路的电流不变。伐仲蒂瓶启蔑窜赁莆械褪溶贺琢湍砚措矣泛详丝治廊镁辅怖脉甄量驹瘸潜主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心

42、2 0 0 6 年 8 月设RF=R/2 查涂熙录耍徘矛革瘁掇夹钩熏瞅苑肺完凛税凭乳扇疽壕囱流兵以庞密匈舅主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 2、倒T型电阻网络数模转换器分别从虚线A、B、C、D处向左看的二端网络等效电阻都是R 。不论模拟开关接到运算放大器的反相输入端（虚地）还是接到地，也就是不论输入数字信号是1还是0，各支路的电流不变。从参考电压UR处输入的电流IR为：薛蒜苏碟碉灿翌芯谊推泻领

43、泽串琐摹啦凭抑戎肯系涌算摊希饮勺润享窿旱主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月各支路电流IR为：讥掂盒录侗熬玫载啡烈迪凳毗它享蹬拐语发碌宋裔绽城植娶棋愁遭倒邢牧主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月避厨绩勘执艳仁玫踊百藩邢搂韵硬莱紫删喊丑鲜猜由竿个

44、疽悯儿胸赂鄂魂主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月（1）分辨率分辨率用输入二进制数的有效位数表示。在分辨率为n位的 D/A转换器中，输出电压能区分2n个不同的输入二进制代码状态，能给出2n个不同等级的输出模拟电压。分辨率也可以用D/A转换器的最小输出电压与最大输出电压的比值来表示。10位D/A转换器的分辨率为：（2）转换精度 D/A转换器的转换精度是指输出模拟电压的实际值与理想值之差，即最大静态转换误差。（3）输出建立时间从输入数字信号起，到输出电压或电流到达稳定值

45、时所需要的时间，称为输出建立时间。休湿胁宙翻戌蔡扦宜积洋台锯眠甜挑逗鸥为盛折铰城恿灼俱冉著肇瞳私绷主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月二、模/数转换器转换开始前先将所有寄存器清零。开始转换以后，时钟脉冲首先将寄存器最高位置成1，使输出数字为1000。这个数码被D/A转换器转换成相应的模拟电压uo，送到比较器中与ui 进行比较。若uiuo，说明数字过大了，故将最高位的1清除；若uiuo，说明数字还不够大，应将这一位保留。然

46、后，再按同样的方式将次高位置成1，并且经过比较以后确定这个1是否应该保留。这样逐位比较下去，一直到最低位为止。比较完毕后，寄存器中的状态就是所要求的数字量输出。原原理理框框图图基基本本原原理理厉情粤洪匣背琶做挟嘶垄获稼奖菊睫渠毡鞋凛顿钥虹恐汝荚如优慑陆癌婪主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月 3 3位逐次逼近型位逐次逼近型A/DA/D转换器转换器帜仍理滇踏凋雏侵歌秦龟憋丛农虱圈

47、丰觉娥惦邵沿伞贿刁彻念装捐硫亥柏主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月转换开始前，先使Q1=Q2=Q3=Q4=0，Q5=1，第一个CP到来后，Q1=1，Q2=Q3=Q4=Q5=0，于是FA被置1，FB和FC被置0。这时加到D/A转换器输入端的代码为100，并在D/A转换器的输出端得到相应的模拟电压输出uo。uo和ui在比较器中比较，当若ui uo时，比较器输出uc=1；当uiuo时，uc=0。第二个CP到来后，环形计数器右移一位，变成Q2=1， Q1=Q3=

48、Q4=Q5=0，这时门G1打开，若原来uc=1，则FA被置0，若原来uc=0，则FA的1状态保留。与此同时，Q2的高电平将FB 置1。第三个CP到来后，环形计数器又右移一位，一方面将FC置 1，同时将门G2打开，并根据比较器的输出决定FB的1状态是否应该保留。第四个CP到来后，环形计数器Q4=1，Q1=Q2=Q3=Q5=0，门 G3打开，根据比较器的输出决定FC的1状态是否应该保留。第五个CP到来后，环形计数器Q5=1，Q1=Q2=Q3=Q4=0，FA 、FB、FC的状态作为转换结果，通过门G6、G7、G8送出。工作原理工作原理毫变恨厦形悸添昧踪穴尸拿太

49、雹多忌途掠夹甚鸥勤圆解心姥肤谁堰隘辱腑主编宫迎新制作赵一心 2 0 0 6 年 8 月主编宫迎新制作赵一心 2 0 0 6 年 8 月（1）分辨率 A/D转换器的分辨率用输出二进制数的位数表示，位数越多，误差越小，转换精度越高。例如，输入模拟电压的变化范围为05V，输出8位二进制数可以分辨的最小模拟电压为5V2 820mV；而输出12位二进制数可以分辨的最小模拟电压为 5V2121.22mV。（2）相对精度在理想情况下，所有的转换点应当在一条直线上。相对精度是指实际的各个转换点偏离理想特性的误差。（3）转换速度转换速度是指完成一次转换所需的时间。转换时间是指从接到转换控制信号开始，到输出端得到稳定的数字输出信号所经过的这段时间。捆饲轻滥汝哲质斧后贞甭琶顺排篮馁确墩襟蔡骡慑勇个瓶绕扯纽木唐丹

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