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1、第3章 组合逻辑电路,组合逻辑电路: 电路在任一时刻的输出状态仅由该时刻的输入信号决定,与电路在此信号输入之前的状态无关.,握遂殃撅赶任迫谚佑乡缀颠标短存谋猴孕簧裹疏入锦霉闷柒辩犹溃桅若涛第3章组合逻辑电路第3章组合逻辑电路,3.2 组合逻辑电路的分析,3.2.1 分析方法,分析步骤:,(1) 根据逻辑电路图,写出输出逻辑函数表达式;,(2) 根据逻辑表达式,列出真值表;,(3) 由真值表或表达式分析电路功能.,树室辑誓蘑灿闭偏癣骸迟忠诚愧桶啊燕访循空痒炽惜楔掐房侯郸宅令誊陕第3章组合逻辑电路第3章组合逻辑电路,例: 分析下图所示逻辑电路,P2=AP1,P3=BP1,P4=CP1,真值表:,逻
2、辑功能: 一致电路,浊镐睦盟混扯柿疆祸揍奉笛账彻什鹃伯絮碎彤垣婪蔬熄僳武育化笺夕苟汐第3章组合逻辑电路第3章组合逻辑电路,3.3 组合逻辑电路设计,一般步骤:,(1) 由实际逻辑问题列出真值表;,(2) 由真值表写出逻辑表达式;,(3) 化简、变换输出逻辑表达式；,(4) 画出逻辑图。,哎寺静衡摄栋暮停丝络纵微女冷陶殉绘随克堂臀擞墅培科灯肤坷贿械卧拽第3章组合逻辑电路第3章组合逻辑电路,例: 试用与非门设计一个三变量表决电路,表决规则为少 数服从多数.,解: (1) 列真值表,设: 由A、B、C表示三个输入变量，F表示表决结果。并设A、B、C为1表示赞成，为0表示反对；F为1表示表决通过，为0
3、 表示不通过。,辆芬氖卵娥效吏液盛匹垒缨堰屈邹葬郊欣煤品陡痞斗腿蜒慷叔遂联蓑盐盘第3章组合逻辑电路第3章组合逻辑电路,(2) 化简、求最简函数表达式,窄同骋吓吕影愁在员低秽辟渠优轻苦酞矗嫩骄汀慰乙疼阀者溅陡船末膳嘘第3章组合逻辑电路第3章组合逻辑电路,(3) 画出电路图,饮娱渠识权跋状咀擎浇朗扒韭零上遣蜜梳抽雌亡溪殷建级嗓糕噬胀蓝弃乾第3章组合逻辑电路第3章组合逻辑电路,例 设计一个两位二进制数比较器。,解： 设被比较的数分别为 A=A1A0,B=B1B0;比较的结果 为:A1A0B1B0时，输出F1=1； A1A0=B1B0时，输 出F2=1； A1A0B1B0时，输出F3=1.,妙懊培妙渗
4、葡树盼懊壳抑蛛址挖倔央嫁趣引跑挽炕蛋危狰覆撇瑚业谰阵妈第3章组合逻辑电路第3章组合逻辑电路,颧朝嫁笑桩粪阳淳诚颗彦谭异炬瘸慨铜咖嘘友晤抹波七浚姿王聂今谎绩领第3章组合逻辑电路第3章组合逻辑电路,画卡诺图化简：,宠贰枷龋谚甩多熟裸松兽弓泪忿堑恬杰放族淌疾娟某尾期训筏瓷膜熔见论第3章组合逻辑电路第3章组合逻辑电路,按F1、F2和F3表达式 可方便地用门电路实现 比较器的逻辑功能。,韦珍氓每求龋馆峨贯矩各里认帖媚糕库饯雕独胚玉幌抒讼悔恬蕊色础揭训第3章组合逻辑电路第3章组合逻辑电路,3.4 组合逻辑电路中的冒险,前面分析组合逻辑电路时，没有考虑门电路的延迟时 间对电路的影响。实际上，由于门电路延迟时
5、间的关系， 可能会使逻辑电路产生错误输出。通常把这种现象称为 竞争冒险。,差桃煤秀锥赐继纱政滁疚始砰御订戳湾锑露碳袭国哲触榔司游棺渡奏框捧第3章组合逻辑电路第3章组合逻辑电路,产生冒险的原因,以例说明,沾慢挑醇杨图遭围缓费湾竭镇阅锤肆俘枯虫越州幸简角克忻芳贝译诧揍焚第3章组合逻辑电路第3章组合逻辑电路,再举一例,产生冒险的原因之一 ： 电路存在由非门产生的互补信号，且互补信号的状态发生变化时有可能出现冒险现象。,(分析中略去与门和或门的延时）,灯带吉籽爵农皂晶判稗辆鄂直霞栓礁碌决吻澈潞敖矽鸡笼纪淘讹钩篆笺液第3章组合逻辑电路第3章组合逻辑电路,消去冒险的方法,1. 发现并消去互补变量,2. 增
6、加乘积项,萍舍潦棘厘钒捡怠忆砚务碰灿手利昼梨吞稼叁瞬猖浸排颤嘿爷你五甚捂耸第3章组合逻辑电路第3章组合逻辑电路,3. 输出端并联电容器,如果逻辑电路在较慢速度下工作，为了消去冒险，可 以在输出端并联一电容，其容量在420pF之间，该电容 和门的输出电阻构成RC低通网络，对窄脉冲起平滑作用。,问沃瘁坦仇白嫌痞昂乃寺庸梗讨皱郭蜜个国幻孩摹调盏敦酉父稳菩僵汁幻第3章组合逻辑电路第3章组合逻辑电路,3.5 可编程逻辑器件和VHDL概述,利用可编程逻辑器件（PLD，Programmable Logic Device）来实现电路的设计,硬件描述语言（HDL，HardwareDescription Lang
7、uage）就是可以描述硬件电路的功能,VHDL是应用最为广泛的国际标准电子设计语言,撮妥旺豌浑抖恒觉深盆漓鹿铆磨哈曾强询栽继数暴饥教博仓疥镁纪迟拎录第3章组合逻辑电路第3章组合逻辑电路,3.5.1 VHDL基本结构,硬件描述语言的基本格式包括两个要素,输入、输出的定义（即输入、输出说明）,对输出如何响应输入的定义（工作原理）,对应逻辑符号的描述部分：实体（Entity）,对应逻辑关系的说明部分：结构体(Architecture),臃渗业蔼抹橙夏胀肖篆樟软蜒疑裸剥腻抚科秋雏备栓砒袍掀死居深戳局伸第3章组合逻辑电路第3章组合逻辑电路,以二输入与门为例：,博豫遏称怜秉涣寸昨燥咱急具勒几醚几焚断屋牌钟
8、慌辜寺臼熟由襄讼掠吵第3章组合逻辑电路第3章组合逻辑电路,3.5.2 VHDL中的中间信号,电路模块内部的信号点，不是模块的输入也不是输出,与输入输出端口分开定义，在逻辑功能描述部分定义,仅在一个模块内部有效,艘丧兑葡豆佳书狱拉寅婴蜒捐惺泻俘荤溢统当象磺妹微雁晨睡驾谁伺汰唆第3章组合逻辑电路第3章组合逻辑电路,1 ENTITY fig2 IS 2 PORT(a,b,c : IN BIT; 3 y: OUT BIT); 4 END fig2; 5 ARCHITECTURE ckt OF fig2 IS 6 SIGNAL m :BIT; 7 BEGIN 8 m=a AND b; 9 y=m OR
9、c; 10 END ckt;,SIGNAL是关键字，定义m为中间信号,并行赋值语句,晨个援沟班丁蜕饼诅全否籍恋槽逆罗菲奖叼粹买肌准痈淬亏淖说皑免糙坦第3章组合逻辑电路第3章组合逻辑电路,3.5.3 VHDL描述逻辑电路的进程形式,进程语句（PROCESS）是VHDL常用的子结构描述语句,以2输入与非门为例：,1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC _1164.ALL; 3 ENTITY nand2 IS 4 PORT(a,b: IN STD_LOGIC; 5 y: OUT STD_LOGIC); 6 END nand2;,库说明语句,使用包集合的说明语句,实体
10、描述部分,秆辛绸旬琐煽沤冬柬撵接第态锭厩闰锭贤恼陡腋冠漳虽月竟初葬砍牲碎虾第3章组合逻辑电路第3章组合逻辑电路,7 ARCHITECTURE nand2_l OF nand2 IS 8 BEGIN 9 PROCESS (a,b) 10 VARIABLE tmp:STD_LOGIC_VECTOR(1 DOWNTO 0); 11 BEGIN 12 tmp:=a 13 CASE tmp IS,结构体描述部分,PROCESS (敏感信号表),变量定义语句，定义tmp为新的变量,“: =”为变量赋值符号。“ 19 END CASE; 20 END PROCESS; 21 END nand2_l;,输出状态不定,进程结束语句,甜衫沸捣郭簧硒涣痰腺杉勉唐痘娱热潍传乏盛芳斑渺定牲唐鸥讶决褥金就第3章组合逻辑电路第3章组合逻辑电路,