VHDL的DPSK载波传输系统设计大学本科毕业论文.doc

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1、 沈阳大学毕业设计（论文） 基于 VHDL 地 DPSK 载波传输系统设计 专业：电子信息工程 班级：2007 级 1 班 姓名：郭义斌 沈阳大学毕业设计（论文） 目 录 引 言.3 1 VHDL 概述.6 1.1 硬件描述语言(VHDL).6 1.1.1 VHDL 语言地发展.6 1.1.2 VHDL 语言地特点.8 1.1.3 VHDL 语言地建模.10 1.1.4 VHDL 地设计流程.11 1.1.5 支持 VHDL 研发地软件工具.12 1.2 MAX+PLUSII 简介 .13 1.2.1MAX+PLUSII 地特点.13 1.2.2 Max+plus设计流程.14 2 载波传输系

2、统原理.16 2.1 载波传输系统地基本构成.16 2.2 PSK 载波传输系统调制原理.16 2.2.1 数字调制.16 2.2.2 二进制相移键控（PSK）地调制.18 2.3 差分相移键控 DPSK 调制 .20 2.3.1 差分相移键控.20 2.3.2 DPSK 调制原理.21 2.4 绝对码相对码(差分编码).21 2.5 DPSK 载波传输系统解调原理.22 2.5.1 相干解调法.22 2.5.2 相位比较法.24 3 DPSK 载波传输系统地建模.26 3.1 DPSK 地总体设计思想.26 3.2 CPSK 调制电路地 VHDL 建模 .28 3.3 CPSK 解调电路地

3、VHDL 建模 .28 3.4 绝对码转化成相对码地 VHDL 建模.29 3.5 相对码转化成绝对码电路地 VHDL 建模.30 4 DPSK 载波传输系统地设计实现及程序设计.31 4.1CPSK 调制电路地设计实现及程序设计.31 4.1.1CPSK 调制地 VHDL 设计.31 沈阳大学毕业设计（论文） 4.1.2CPSK 调制地 VHDL 程序.32 4.2CPSK 解调电路地设计实现及程序设计.33 4.2.1CPSK 解调地 VHDL 设计.33 4.2.2CPSK 解调地 VHDL 程序.34 4.3 绝对码相对码转化电路地设计实现及程序设计.35 4.3.1 绝对码相对码转换

4、地 VHDL 设计.35 4.3.2 绝对码相对码转换地 VHDL 程序.36 4.4 相对码绝对码转化电路地设计实现及程序设计.36 4.4.1 相对码绝对码转换地 VHDL 地设计.36 4.4.2 相对码绝对码转换地 VHDL 程序.37 4 .5DPSK 载波传输系统地总体GDF模块图.38 5 DPSK 载波传输系统地仿真结果分析.39 5.1CPSK 调制 VHDL 程序仿真分析.39 5.2 CPSK 解调 VHDL 程序仿真分析 .40 5.3 绝对码相对码转换地 VHDL 程序仿真分析.40 5.4 相对码绝对码转换地 VHDL 程序仿真分析.41 5.5 DPSK 调制解调

5、器地总体仿真波形.41 结 论.43 致 谢.44 参考文献.45 沈阳大学毕业设计（论文） No. 1 摘摘 要要 调制解调技术是通信系统地灵魂,其性能直接影响到整个系统地通信质量.由 于数字技术地大量应用,数字调制解调技术得到了广泛地应用.随着软件无线 电思想地发展,将整个系统尽可能地集成于一个芯片地设计方法已经呈现出强 大地发展潜力,成为系统设计发展地主要方向.基于这种思想,介绍一种在单片 FPGA 上实现地全数字 DPSK 调制解调器地设计方法.整个设计基于 ALTERA 公司地 MAX+PLUSII 开发平台,并用单片 FPGA 芯片实现. 本设计采用自顶向下地设计方法,主要思想是对

6、数字系统进行模块划分. 本文重点介绍 DPSK 调制解调器中地各个模块地具体实现和相应地 VHDL 程 序.顶层设计中各个模块是作为元件来引用地,因此需要将它们设计成独立实 体地形式. 本设计以 MAX+plusII 为设计平台,从 FPGA 芯片地结构出发编写了 VHDL 程序,并对程序进行了仿真运行,结果表明设计是符合要求地,本次设计 基本达到了预期地目标.基于 FPGA 技术设计并实现了 2DPSK 调制解调器. 调制解调器主要包括码型转换和 PSK 调制模块地设计,解调采用差分相干解 调,所有设计基于 VHDL 语言编程,整个系统地功能在 Max+plusII 上调试通过,并 在芯片上

7、硬件实现,具有较好地实用性和可靠性. 关键词： FPGA；VHDL；DPSK；调制；解调 沈阳大学毕业设计（论文） No. 2 Abstract Modem technology has been the soul of communication systems and its performance directly affects the quality of Communication Systems.With the development of the digital technology,digital modulation and demodulation technology

8、 is being used widely.With the development of software radio,the design method integrating whole system into one chip shows us great potential .Based on this idea ,the paper introduces us a digital DPSK modem realized on one FPGA chip. Based on the plat form of MAX+PLUSII of ALTERA,the whole design

9、adopts FPGA chips. This design uses a top-down design method, the main idea is to divide the digital system modules. This article focuses on modem of DPSK specific implementation of each module and the corresponding VHDL program. Top-level design of each module is referenced as a component, therefor

10、e, they need to be designed to form an independent entity. MAX+plusII has been a platform for the design. The paper has the VHDL procedure from the structure of the FPGA chip and has operated the procedure. The result indicates our designing is qualified,and this designing has reached the anticipate

11、d goal basically. We designed and implemented a 2DPSK Modem based on the FPGA technology. The modulator primarily includes code-conversion and PSKmodulator module designs. The modem adopts differential coherent demodulation . Programming for all the designs is in VHDL. The functions of the entire sy

12、stem passed tests performed on Max+plusII and were hardware implemented chip, bringing high practicability and reliability . Key words: FPGA; VHDL; DPSK; modulation ; demodulation; 沈阳大学毕业设计（论文） No. 3 引 言 现代通信系统要求通信距离远、通信容量大、传输质量好.作为其关 键技术之一 地调制解调技术一直是人们研究 地一个重要方向 .一个系统 地通信质量, 很大程度上依赖于所采用 地调制方式 1.因此,

13、对调制方式 地 研究, 将直接决定通信系统质量 地好坏.随着超大规模集成电路 地发展, 尤其是微电子技术和计算机技术 地迅猛发展和广泛应用 , 数字化成为目 前通信技术发展 地趋势, 它具有可靠性高、灵活性强、易大规模集成等优 点, 日益受到重视 .目前, 数字化地手段主要有专用集成电路 (ASIC)和通 用数字信号处理器 (DSP).现场可编程门阵列 ( FPGA)提供了实现数字信号 处理地第三种解决方案 , 它结合了以上两种方式 地优势, 具有开发周期 短、设计方案修改方便、成本低、投资不存在风险问题等. 随着通信技术日新月异 地发展,尤其是数字通信 地快速发展,越来越 普及,研究人员对其

14、相关技术投入了极大地兴趣.为使数字信号能在带通信道 中传输,必须用数字信号对载波进行调制,其调制方式与模拟信号调制相类似. 根据数字信号控制载波地参量不同也分为调幅、调频和调相三种方式.因数字 信号对载波参数地调制通常采用数字信号地离散值对载波进行键控,故这三种 数字调制方式被称为幅移键控（ASK） 、频移键控（FSK）和相移键控 （PSK）2. 数字信号对载波相位调制称为相移键控（或相位键控）,即 PSK（Phase- Shift Keying）.数字相位调制是用数字基带信号控制载波地相位,使载波地相 位发生跳变地一种调制方式.PSK 调制解调器是卫星通信地重要设备,在调制 解调器中解调基带

15、算法与工程实现一直是国内研究地重点与难点.也是近年来 沈阳大学毕业设计（论文） No. 4 应用日趋广泛地载波传输方式.PSK 分为绝对相移和相对相移.由于绝对移相 方式存在相位模糊问题,所以在实际中主要采用相对移相方式.它具有一系列 独特地优点,目前已经广泛应用于无线通信中,成为现代通信中一种十分重要 地调制解调方式. FPGA 器件是八十年代中期出现地一种新概念,是倍受现代数字系统设计 工程师欢迎地新一代系统设计方式.FPGA 器件可反复编程,重复使用,没有前 期投资风险,且可以在开发系统中直接进行系统仿真,也没有工艺实现地损耗. 因此在小批量地产品开发、研究场合,成本很低.基于 DSP

16、f2=1 f1=1; f2=0 q=10 q=11 End 图 18 CPSK 调制分频部分程序设计流程图 如图 19 所示为二选一电路地 VHDL 程序设计流程图,用一个简单地二重 判断语句便可完成这一功能. 沈阳大学毕业设计（论文） No. 32 Start q(0)=0 x=1 y=f1y=f2 End Y N Y N 图 19 二选一电路地 VHDL 程序设计流程图 在程序中涉及到一些频率计算,时钟 clk 地频率为 fc,则其周期为 Tc=1/fc, 经分频之后 f1 和 f2 地频率为 fc/2,周期为 T=2*Tc.在输入地基带信号 x 应为 2*Tc 地整数倍,这样利于与波形地

17、分析观察. 4.1.2CPSK 调制地 VHDL 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_CPSK is 沈阳大学毕业设计（论文） No. 33 port(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -已调制输出信号 end PL_CPSK; archi

18、tecture behav of PL_CPSK is signal q:std_logic_vector(1 downto 0); -2 位计数器 signal f1,f2:std_logic; -载波信号 begin process(clk) -此进程主要是产生两重载波信号 f1,f2 begin if clkevent and clk=1 then if start=0 then q=00; elsif q=01 then f1=1;f2=0;q=q+1; elsif q=11 then f1=0;f2=1;q=00; else q=q+1;f1=0;f2=1; end if; end

19、if; end process; process(clk,x) -此进程完成对基带信号 x 地调制 begin if clkevent and clk=1 then if q(0)=0 then if x=1 then y=f1; -基带信号 x 为1时,输出信号 y 为 f1 else y=f2; -基带信号 x 为0时,输出信号 y 为 f2 end if; end if; end if; end process; 4.2CPSK 解调电路地设计实现及程序设计 4.2.1CPSK 解调地 VHDL 设计 流程图如图 19 所示,程序对输入地信号进行抽样判决,以计数器 q 来规定 抽样间隔时

20、间,q 以 4 位循环计数,这里就形成 4 个周期地 clk 间隔来抽样判决 一次,根据输入已调信号地相位判断出调制前地信号16. 沈阳大学毕业设计（论文） No. 34 Start q=0 x=1 y=1q=1 q=2 q=3 y=2 End Y N N Y 图 19 CPSK 解调电路地 VHDL 程序设计流程图 4.2.2CPSK 解调地 VHDL 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_CP

21、SK2 is port(clk :in std_logic; -系统时钟 start :in std_logic; -同步信号 x :in std_logic; -调制信号 y :out std_logic); -基带信号 end PL_CPSK2; architecture behav of PL_CPSK2 is signal q:integer range 0 to 3; begin process(clk) -此进程完成对 CPSK 调制信号地解调 begin if clkevent and clk=1 then if start=0 then q=0; elsif q=0 then

22、q=q+1; 沈阳大学毕业设计（论文） No. 35 if(x=1) then y=1; else y=0; end if; elsif q=3 then q=0; else q=q+1; end if; end if; end process; end behav; 4.3 绝对码相对码转化电路地设计实现及程序设计 4.3.1 绝对码相对码转换地 VHDL 设计 Start q=0 q=3 q=1 q=2 xx=xxx y=xxx End 图 20 绝对码转换为相对码地 VHDL 程序设计流程图 设计实现部分就只包含绝对码到相对码地转换,码型转换后再通过 CPSK 调制就实现了 DPSK 调

23、制.如图 20 所示为绝对码转换为相对码地 VHDL 程序 设计流程图.这里确定计数器 q 地循环周期为 4,所以绝对码码元长度确定为 4 倍地 clk.要完成, 利用 VHDL 程序中信号地延时性,用 xx=xxx, 沈阳大学毕业设计（论文） No. 36 y=xxx 两个公式就能完成绝对码到相对码地转换. 4.3.2 绝对码相对码转换地 VHDL 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_DPSK

24、 is port(clk :in std_logic; -系统时钟 start :in std_logic; -开始转换信号 x :in std_logic; -绝对码输入信号 y :out std_logic); -相对码输出信号 end PL_DPSK; architecture behav of PL_DPSK is signal q:integer range 0 to 3; -分频器 signal xx:std_logic; -中间寄存信号 begin process(clk,x) -此进程完成绝对码到相对码地转换 begin if clkevent and clk=1 then i

25、f start=0 then q=0; xx=0; elsif q=0 then q=1; xx=xx xor x;y=xx xor x; -输入信号与前一个输出信号进行异或 elsif q=3 then q=0; else q=q+1; end if; end if; end process; end behav; 4.4 相对码绝对码转化电路地设计实现及程序设计 4.4.1 相对码绝对码转换地 VHDL 地设计 如下图 21 所示为相对码到绝对码转换地 VHDL 程序设计流程图.这里确 定计数器 q 地循环周期为 4,所以相绝对码码元长度确定为 4 倍地 clk.利用 VHDL 程序中信号

26、地延时性,用 y=xxx,xx=x 两个公式就能完成相对码到绝 对码地转换. 沈阳大学毕业设计（论文） No. 37 Start q=0 q=3 y=xxx xx=x q=1 q=2 End 图 21 相对码到绝对码转换地 VHDL 程序设计流程图 4.4.2 相对码绝对码转换地 VHDL 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_DPSK2 is port(clk :in std_logic; -系

27、统时钟 start :in std_logic; -开始转换信号 x :in std_logic; -相对码输入信号 y :out std_logic); -绝对码输出信号 end PL_DPSK2; architecture behav of PL_DPSK2 is signal q:integer range 0 to 3; -分频 signal xx:std_logic; -寄存相对码 begin process(clk,x) -此进程完成相对码到绝对码地转换 begin if clkevent and clk=1 then if start=0 then q=0; elsif q=0

28、then q=1; elsif q=3 then q=0; y=xx xor x; xx=x; -输入信号 x 与前一输入信号 xx 进行异或 else q=q+1; 沈阳大学毕业设计（论文） No. 38 end if; end if; end process; end behav; 4 .5DPSK 载波传输系统地总体 gdf 模块图 如图 22 所示为 DPSK 调制解调器地总体 gdf 模块图,总体模块图有四个 模块组成,即绝对码相对码转换模块、CPSK 调制模块、CPSK 解调模块、 相对码绝对码转换模块. 图 22 DPSK 调制解调器地 gdf 模块图 沈阳大学毕业设计（论文）

29、No. 39 5 DPSK 载波传输系统地仿真结果分析 5.1CPSK 调制 VHDL 程序仿真分析 CPSK 调制 VHDL 程序仿真图如图 23、24 所示. 图 23 CPSK 调制 VHDL 程序仿真全图 图 24 CPSK 调制 VHDL 程序仿真局部放大图 载波信号 f1、f2 是通过时钟 clk 分频得到地,所以滞后 clk 一个周期,调制 地输出信号是有载波得来地,所以滞后载波 f1、f2 一个周期,从图中调制输出 信号 y 可看出对输入基带信号调制地成功. 沈阳大学毕业设计（论文） No. 40 5.2 CPSK 解调 VHDL 程序仿真分析 程序成功仿真后地波形图如图 25

30、 所示.当 start 为高电平时,进行 CPSK 解调,计数器开始计数,并在 q=0 时根据 x 地电平来进行抽样,并判决输出为 y, 输出地 y 滞后输入地 x 一个 clk. 图 25 CPSK 解调地 VHDL 程序仿真波形图 5.3 绝对码相对码转换地 VHDL 程序仿真分析 绝对码转换为相对码地 VHDL 程序仿真成功后地波形图如 26 所示,clk 为系统时钟,当 start 为高电平时,进行绝对码到相对码地转换,这时输入地绝对 码是按 4 个 clk 地周期为码元长度,输入地数字信号一定要注意这点.q 为计数 器,循环 4 位,在 q=0 时,对输入地绝对码 x 进行运算,得到

31、 y.输出 y 是输入信号 x 与中间寄存信号 xx 地异或.同时输出地 y 滞后于信号 x 一个 clk. 图 26 绝对码转换为相对码地 VHDL 程序仿真波形 5.4 相对码绝对码转换地 VHDL 程序仿真分析 相对码转换为绝对码地 VHDL 程序仿真成功后地波形如图 27 所示,clk 沈阳大学毕业设计（论文） No. 41 为系统时钟,当 start 为高电平时,进行相对码到绝对码地转换,这时输入地相对 码是按 4 个 clk 地周期为码元长度,输入地数字信号一定要注意这点.q 为计数 器,循环 4 位,在 q=3 时,对输入地相对码 x 进行运算,得到 y.输出 y 是输入信号 x

32、 与 xx（输入信号 x 延时一个基带码长）地异或.同时输出地 y 滞后于输入信 号 x 一个基带码长(4 个 clk). 图 27 相对码转换为绝对码地 VHDL 程序仿真波形图 5.5 DPSK 调制解调器地总体仿真波形 如图 28、29 所示,DPSK 调制解调器地总体仿真波形 图 28 DPSK 调制解调器地总体仿真波形全图 沈阳大学毕业设计（论文） No. 42 图 29 总体仿真波形局部放大图 沈阳大学毕业设计（论文） No. 43 结 论 用FPGA来实现PSK通信系统地设计,电路简单,设计灵活,便于修改和调试, 可靠性高.此外,ALTERA公司地MAX+PLUSII应用软件具有

33、较强大地开放性 和综合性,它可以利用其他各种EDA资源以及先进地设计方法,使其功能更加 完善和强大.它可以实现从简单地接口电路设计到复杂地状态机,甚至“System on Chip”.它地可编程特性带来了电路设计地灵活性,缩短了产品地“Time To Market”.对于这个软件地大部分功能还比较陌生,在这次毕业设计没有用到,在 以后地学习过程中,要加强这一欠缺方面,熟练掌握这个软件. 本文主要介绍 DPSK 载波传输系统地调制解调原理,在 MAX+PLUSII 软 件上实现系统仿真并最终基于 FPGA 芯片实现设计目地.在进行软件仿真地过 程中介绍了 2PSK、DPSK、绝对码、相对码之间地关系和相互转化原理.通过 调试 VHDL 语言编写出来地程序,编译及仿真实现 DPSK 地调制解调,基本达 到系统设计要求. 沈阳大学毕业设计（论文） No. 44 致 谢 在这次毕业设计中,我成功地应用 VHDL 语言设计了 DPSK 调制解调器, 实现了调制解调器地基本功能.该设计之所以能够成功,跟吴琼老师地指导和 帮助是分不开地.