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1、ESD Technology 经典资料（8）第八部分7.2 VDD与VSS间的ESD防护7.2.1 VDD与VSS间的寄生组件ESD电压跨在VDD与VSS电源线之间，除了会造成IC内部电路损伤之外，也常会触发一些寄生的半导体组件导通而烧毁。在CMOS IC中，最常发生烧毁现象的寄生组件就是p-n-p-n的SCR组件及n-p-n的横向双载子晶体管(BJT)。随着制程的先进，寄生组件间的间距也越来越小，这使得该寄生的组件具有更高的增益(Gain)及更易被触发的特性。有关寄生的SCR组件及其在CMOS IC布局上的相对位置显示于图7.2.1-1中。 图7.2.1-1 CMOS IC中寄生的SCR组件
2、及其在布局上的相对位置 SCR组件是寄生于PMOS的源极(接VDD)与NMOS组件的源极(接VSS)之间，若这SCR组件被导通，会在VDD与VSS之间造成一极低电阻的导通现象，大量的ESD电流便会经由这寄生的SCR而旁通掉。但不幸的是，这寄生的SCR组件在IC内部电路的布局上都只具有极小的布局面积，因此这寄生的SCR组件很容易被ESD电流所烧毁而在VDD与VSS之间造成永久短路的破坏。另一寄生的n-p-n BJT组件及其相关布局上的位置显示于图7.2.1-2中。 图7.2.1-2 CMOS IC 中寄生的横向n-p-n双载子晶体管及其在布局上的相对位置 该横向BJT是因两个N+扩散层靠近而寄生
3、的，若一N+是接到VDD，另一N+接到VSS，就会在VDD与VSS间产生一寄生的组件。这BJT组件随着间距S的缩小会具有更高的增益及更佳的BJT特性。当ESD电压跨在VDD与VSS之间时，这寄生的BJT也容易因骤回崩溃(snapback breakdown)而导通。 由于寄生的BJT在IC内部布局中都只具有很小的面积，因此这寄生的BJT一但被ESD电压所崩溃而导通，很容易就被烧毁，而在VDD与VSS之间造成永久的短路破坏现象，这种破坏更常见于深次微米的CMOS IC之中。 7.2.2 先前的防护技术由前一章节所述可知，IC在遭受ESD时常会发生ESD电压转而跨在VDD与VSS电源线之间，为了箝
4、制这过高的ESD电压跨在VDD与VSS电源线之间，一先前的防护设计显示在图7.2.2-1中。 图7.2.2-1 先前技术所设计的VDD与VSS电源线间之ESD拑制电路 一大尺寸的闸极接地(Gate-Grounded)的NMOS组件连接于IC的VDD与VSS电源线之间，被用来当做VDD到VSS静电放电防护电路。若有一ESD电压出现在VDD与VSS电源线之间，该NMOS组件将会崩溃导通来旁通该ESD的放电电流。 但是，即使有该NMOS组件当做ESD防护组件来旁通ESD放电电流，IC的内部电路依然会出现ESD损伤的问题。因为，该NMOS组件除了提供ESD防护来保护IC内部电路之外，它也要能够保护自己
5、不被ESD电流所破坏，以免因其被ESD损毁，反而在VDD与VSS之间造成一永久短路的现象，而导致该IC无法正常使用。为了保护NMOS组件不被ESD电流所破坏，该NMOS组件通常在布局上便无法使用最小的布局间距(spacing)，以提升其对ESD承受能力。然而，IC的内部电路经常是使用最小的布局间距，这导致了一个问题，就是内部电路组件因具有最小的布局间距 (例如通道长度)，会先崩溃导通，而ESD保护用之NMOS元件因具有较大的布局间距，反而较慢崩溃导通，这使得闸极接地的NMOS组件不能够有效地来保护IC的内部电路。因此，一个更有效的VDD到VSS静电放电防护电路必需要具有更低的导通崩溃电压，才能
6、够充份地保护IC的内部电路而不是只保护它自己而已。 7.2.3 改进的设计方式为提升该NMOS组件的ESD保护功效，图7.2.3-1显示一改良式的设计。 图7.2.3-1 改良式的VDD与VSS电源线间之ESD拑制电路 在图7.2.3-1中，一静电放电侦测电路被加入，用来控制该NMOS组件的闸极。当有ESD电压出现跨在VDD与VSS电源在线时，该静电放电侦测电路会送出一正电压把NMOS组件导通来旁通掉ESD放电电流。由于该NMOS元件是藉由其闸极控制而导通，而不是像图7.2.2-1中的闸极接地NMOS组件是靠崩溃才导通的，因此图7.2.3-1的设计具有极低的导通电压。当内部电路组件尚未因ESD
7、电压而崩溃之前，该NMOS组件就早已导通来旁通ESD放电电流了。这导通的NMOS组件在VDD与VSS之间成一暂时性的低阻抗状态，因此跨在VDD与VSS之间的ESD电压能够很有效地被箝制住，不会再造成IC内部电路因ESD而出现异常损坏的现象。有关实现此方法的典型设计如图7.2.3-2所示12。 图7.2.3-2 VDD与VSS电源线间ESD箝制电路之实现图 在图7.2.3-2中，一基于RC时间常数的控制电路被设计用来控制一短信道NMOS组件的导通，该NMOS组件的汲极(drain)是连接到VDD，其源极(source)是连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS组
8、件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗状态，ESD放电电流即经由该NMOS组件而旁通掉。利用此一改良式的ESD箝制电路，可以有效地防护脚对脚的ESD放电，其ESD放电电流的流通路径如图7.2.3-3所示。 图7.2.3-3 利用VDD与VSS间ESD箝制电路来导引脚对脚的ESD放电电流 当脚对脚ESD电压转变成跨在VDD与VSS电源线之间时，该RC控制的ESD侦测电路会被ESD的能量而偏压工作，并送出一正电压到NMOS组件的闸极来导通该NMOS， ESD电流便经由这导通的NMOS组件而排放掉，因此IC的内部电路及寄生的SCR与BJT组件都不会因ESD的过压压迫而被破坏。 7.2
9、.4 电源在线杂散电容/电阻的效应虽然图7.2.3-2的改良设计能够充份保护IC内部电路，避免异常的ESD损伤。但是在图7.1.1-1中所提到在电源线上的寄生电阻与电容效应可能会降低图7.2.3-2改良电路的保护效果。因为ESD放电现象在很短的时间内(约100ns)便会出现高达数安培的放电电流，如果该改良式ESD箝制电路的摆放位置距离被ESD打到的输入或输出脚位太远，则可能会发生远水救不了近火的现象。 图7.2.4-1 杂散电阻/电容对ESD箝制电路防护功能的影响 图7.2.4-1显示了这杂散电阻/电容对ESD箝制电路之防护功能上的影响。在先进的VLSI中，芯片的尺寸是越来越大，相对地环绕整个
10、芯片的VDD与VSS电源线是拉得更长，其所相对产生的杂散电容/电阻效应也会增加，这反而降低ESD箝制电路的防护效果。为调查这电源在线寄生杂散电阻/电容对该改良式ESD箝制电路的防护影响，一实验芯片被设计来调查这个效应。 图7.2.4-2 用来调查不同间距对ESD箝制电路防护功能影响度的测试芯片设计 图7.2.4-2显示了该实验芯片的设计，一改良式ESD拑制电路放在VDD PAD的旁边，在VDD PAD右边是不同距离的输入脚，在VDD PAD的左边是不同距离的输出脚，一30m宽的VDD电源线连接了该VDD PAD与所有输入与输出脚，另一30m宽的VSS电源线连接了VSS PAD与所有所输入脚与输
11、出脚。该一实验芯片制作于一0.8m的CMOS制程中，其脚对脚的ESD耐压特性显示于图7.2.4-3及图7.2.4-4中，当两个脚位相隔越远时，其ESD耐压能力越低。 图7.2.4-3 脚对脚正电压ESD防护能力与脚位间距的关系 图7.2.4-4 脚对脚负电压ESD防护能力与脚位间距的关系 虽然VDD与VSS电源线间有该改良式ESD箝制电路，但当局两个遭受ESD电压的相对脚位之距离超过4000m时，其脚对脚的ESD耐压能力下降了一半，这显示出VDD与VSS电源线寄生之杂散电容/电阻对该改良式ESD箝制电路防护效果之负面效应。为了避免这杂散电容/电阻的影响，电源线的宽度/长度与ESD箝制电路的摆放
12、位置应该要建立一套设计准则(Design Rules)以利IC设计上的参考。台湾某一半导体厂商已经在笔者的协助之下建立了一套这样的设计准则。 为了提供更有效的VDD与VSS间ESD箝制作用，一利用该改良式ESD箝制电路的全芯片防护设计显示于图7.2.4 -5中。 图7.2.4-5 利用VDD与VSS间拑制电路以达成全芯片ESD防护的设计示意图 该全芯片防护设计的概念已实际地被用来改善某一IC产品的ESD耐压能力。一IC产品的原本ESD耐压能力，在输入/输出脚对VDD/VSS ESD放电测情形下只能承受1000V的ESD，在脚对脚的ESD放电测试情形下只能承受500V的ESD。经过图7.2.4-
13、5的应用之后，该IC的ESD耐压能力，在输入/输出脚对VDD/VSS ESD测试下能承受到4000V的ESD，在脚对脚ESD测试下能承受到3000V的ESD。在适当的地方加入VDD与VSS的ESD箝制电路，而不用去修改或放大输入/输出脚的ESD防护电路与组件，IC的ESD承受能力能够被有效地大幅提升。这给予全芯片防护设计上的一个重大的启示，在VDD与VSS电源线间做好一有效率的ESD箝制电路，即可协助大幅提升输入/输出脚的ESD耐压能力。7.3 先进制程对ESD拑制电路的影响7.3.1 先进制程的影响虽然图7.2.3-2的改良设计能够避免ESD电压损伤到IC的内部电路，但是在先进制程中，随着L
14、DD结构及金属硅化物(silicide)扩散层的普遍使用，该被导通用来旁通ESD电流的NMOS组件本身更易遭受ESD的破坏。有关这ESD箝制用NMOS组件本身在先前制程下更易被ESD损伤的示意图显示于图7.3.1-1中。 图7.3.1-1 NMOS组件在VDD与VSS间ESD箝制电路中容易遭受ESD电流损伤的示意图 当ESD侦测电路送出一正电压把该NMOS打开时，在VDD电源在线的ESD电流先被导引且聚集在LDD peak上，再经由产生的channel而流经NMOS到VSS电源线去。由于这LDD与channel的深度都很浅，再加上silicide扩散层的极低电阻，ESD瞬间数安培的电流很容易就
15、把该NMOS的LDD及channel烧毁破坏而造成VDD与VSS间永久短路的故障。这使得图7.2.3-2的改良设计在先进制程CMOS IC中的应用产生了负面的影响。 7.3.2 改善措施为了避免该NMOS组件因制程先进而降低其对ESD的承受能力，该ESD箝制用的NMOS必需做得具有更大的元件尺寸，才不致于把该NMOS组件烧毁。在参考文献13中，该NMOS组件尺寸之信道宽度与长度比(W/L)为8000/0.8。为了能快速推动如此巨大的NMOS组件，因此在该参考文献13的设计中加入三级的反相器(inverter)做成Tapered buffer的设计来驱动该巨大的NMOS组件，其中inverter
16、的组件尺寸也不小。虽然，参考文献9中的设计可以有效地保护IC的内部电路避免ESD损伤，但其巨大的组件尺寸与大尺寸的三级反相器推动电路，大大地增加了布局上的面积，这使其在次微米或深次微米集成电路中的实用上增加困难度及芯片成本。 为了缩小ESD箝制用NMOS组件的尺寸，一改良方式是在该NMOS的汲极(drain)加上一串联电阻以限制ESD电流的大小，这一改良方式如一美国专利14及研究论文15所示并显示于图7.3.2-1中。 图7.3.2-1 NMOS组件加上串联电阻以提升ESD电流承受能力的美国专利设计 该NMOS组件(BIGFET)的汲极被加入了一N-Well结构来实现该串联电阻。虽然串联电阻具
17、有保护该NMOS组件的功能，但也限制了ESD电流被该NMOS排放的速度，因此跨在VDD与VSS电源线间的ESD电压可能会流入IC内部电路而再度导致异常的内部损伤问题。 图7.3.2-2 利用输出级PMOS与NMOS组件来达到VDD与VSS间ESD箝制功能的电路设计图 另一改良的方法16显示于图7.3.2-2中，该参考文献16结合了图7.2.3-2的设计与输出级的晶体管组件来达成VDD与VSS电源线之间暂时短路的作用。由于输出级的NMOS与PMOS一般都具有较大的组件尺寸，在图7.3.2-2中，利用RC控制电路及一些辅助逻辑电路，来把输出级的NMOS与PMOS组件同时导通，以排放跨在VDD与VS
18、S电源线间的ESD电压。这个设计想法是不错，但是在实用上必需要在每一输出级加入相对应的逻辑控制电路，如果该输出级具有tristate或其它复杂的功能，则其逻辑控制电路会更加复杂，因而限制了其实用度。有关这一类的其它设计，以避免IC内部损伤的研究论文或专利请参阅参考文献17-21，但有些设计不具实用性并且会造成其它不良作用。例如19-20中使用SCR组件在VDD与VSS电源线之间，虽然其可提供有效的VDD与VSS间的ESD箝制作用，但该SCR组件也可能在IC正常工作下被噪声或突波意外地导通，而造成CMOSIC内严重的 Latchup问题。在11中，使用一串顺偏的二极管于VDD与VSS电源之间，会
19、有严重的漏电问题，尤其是当温度上升时，寄生在二极管组件结构下的垂直方向双戴子晶体管会造成大的漏电问题。虽然这些研究或专利不具实用性，但也突显了这IC内部电路因ESD而损伤之问题的严重性。7.4 节省面积的创新设计 如前面章节所述，用来箝制VDD与VSS电源线间ESD电压的NMOS组件尺寸太大，使得上述的防护设计在先进的次微米制成下变得不切实际。所以，一个具有高ESD箝制能力但能节省布局面积的VDD与VSS间ESD箝制电路是迫切需要的。笔者即针对前述各种ESD防护设计上的缺点，提出一创新性的ESD防护电路设计，该创新之ESD防护电路能够提供有效的ESD防护于VDD与VSS之间，达到保护IC的内部
20、电路的效果，且该ESD防护电路只占用更小的布局面积，同时也节省IC产品的成本。 7.4.1 节省布局面积之创新设计22 节省布局面积之VDD到VSS静电放电防护电路如图7.4.1-1所示，其中一基体触发N型厚氧化层组件(substrate-triggering field-oxide device，STFOD)用来旁通ESD的放电电流。 图7.4.1-1 节省布局面积之VDD与VSS间ESD箝制电路的创新设计静电放电侦测电路是一电阻R、一电容C，以及一反相器所组成。当静电放电电压跨在VDD与VSS电源线之间时，该静电放电侦测电路会把该N型厚氧化层组件导通来旁通ESD的放电电流。当IC在正常工作
21、情形下，该静电放电侦测电路使该N型厚氧化层组件保持关闭状态。虽然该基体触发N型厚氧化层组件(STFOD)的闸极连接到VDD，但因这种厚氧化层组件的临界导通电压(threshold voltage)在一般CMOS制程下都高达1520伏特，所以该STFOD组件在IC正常工作情形下不会被5V的VDD所导通。 该STFOD组件被设计当做一横向双载子晶体管(BJT)来旁通ESD放电电流，为加强双载子晶体管的特性，该STFOD组件的通道长度要够短。STFOD组件的双载子晶体管特性如图7.4.1-2所示。 图7.4.1-2(a) 基体触发厚氧化层组件之双载子晶体管组件特性的量测方法图7.4.1-2(b) 基
22、体触发厚氧化层组件之双载子晶体管的组件特性在图7.4.1-2(a)中，一正电压VB被加入该N型厚氧化层组件的基体(bulk), 用来测量其双载子晶体管的特性，其测量结果如图7.4.1-2(b)所示。当VD电压继续增加，该STFOD组件的I-V特性会进入骤迥崩溃区域(snapback region)。 该STFOD组件可以安全地操作在这个骤迥崩溃区, 只要静电放电电流不超过该STFOD组件的二次崩溃(secondary breakdown)临界点。二次崩溃临界点是该STFOD组件承受ESD电流的极限。由于在N型厚氧化层组件内不会有LDD的尖端结构，而且该STFOD组件是用基体触发导通的，所以ES
23、D电流流经该STFOD组件是藉由其基体的部份而非集中在表面部份，因此该STFOD组件比一般薄氧化层NMOS组件具有更高的ESD防护能力。相对地，静电放电电流在薄氧化层NMOS组件是流经其信道(channel)，该信道的深度在5V的闸极电压下约为100300A。如此浅的信道，加上LDD尖端结构，导致NMOS组件低的ESD承受能力，这也就是为何在先前技术中13，其NMOS组件要设计得如此巨大的主要原因。 利用N型厚氧化层组件的特性，加上基体触发的电路设计， STFOD能够提供一有效且节省面积的ESD防护电路，用于VDD与VSS电源线之间，以充份保护集成电路的内部电路。 7.4.2 工作原理 本设计
24、的操作原理可由图7.4.1-1来解说。在图7.4.1-1中，反相器是由一PMOS组件Mp与一NMOS组件Mn所组成；其电容C在一般CMOS制程技术下可用一NMOS组件来代替。 (a)静电放电情形下(ESD-Stress Condition) 在静电放电时，该STFOD组件会被导通来旁通ESD电流。当ESD尚未加到VDD与VSS电源线间之前，在Vx端点的电压起始值是0伏特。在静电放电侦测电路内的R与C的时间常数是设计在0.11.0微秒左右。当VSS端接地，而一ESD电压出现在VDD端时，由于ESD电压具有很快的上升速度(其rise time约在515nS)，Vx端的电压因RC延迟效应无法跟得上V
25、DD端的ESD电压上升速度，因此Vx端的低电位导致反相器的输出端VB电压藉由VDD上的ESD电压而上升到高电位。VB端的高电位触发导通了STFOD组件的双载子晶体管特性，因而ESD电流便经由该STFOD组件而旁通掉。此导通的STFOD元件提供了一暂时短路的路径于VDD与VSS电源线之间，因而可以有效且快速地压制出现在VDD与VSS之间的ESD高电压，因此可以有效地保护IC的内部电路，避免ESD的损伤。由于该STFOD组件是藉由基体触发而导通，故其可在较小的布局面积下提供较高的ESD电流排放能力，因此使电路的总布局面积可以大幅地缩小，以符合VLSI高密度、高集积度的应用需求。 为更清楚解释本电路
26、的特性，图7.4.1-1显示了VB端在时间上的电压变化情形。当该ESD电压(VESD)出现在VDD上时，其ESD的放时间约在100200nS之间，因此该STFOD元件要能够被导通约200nS的时间，以充份排放ESD电流。 由于双载子晶体管的基极(Base)导通电压约0.6伏特，所以VB端要能够提供一大于0.6V的电压，且长达200nS来导通STFOD组件的双载子晶体管。这可藉由适当设计的电阻R，电容C，以及反相器内的晶体管尺寸来达成。 (b)VDD开机情形(VDD Power-ON Condition) 由于CMOS IC在正常工作时，其VDD是偏压在一固定的电压(例如5伏特)。但是在开机当时
27、，VDD的电压也是自0伏特逐渐上升到5伏特的，这就是一般所谓power-on瞬时。 在这power-on瞬时，该ESD防护用的STFOD组件要保持在关闭状态，以避免VDD电源电压漏到VSS去。要保持STFOD组件在这power-on情形下仍保持关闭，但在ESD放电情形下是导通的，可藉由RC时间常数的设计来达到这个功能。 因为VDD power-on的电压上升时间是约1ms(毫秒)左右，但ESD电压的上升时间是在约10ns(毫微秒)，把ESD侦测电路的RC时间常数设在0.11.0S(微秒)，即可达成分辨出VDD Power-ON与ESD放电的两种不同的工作情形。 在VDD Power-ON情形下
28、的VB端电压随VDD电压上升的变化如图7.4.1-1所示，由于RC时间常数在1S的ESD侦测电路中，其Vx端的电压可以跟得上以1ms上升时间的VDD电压，因此Vx端的电压几乎同步等于VDD上的电压，这使得反相器的输出端VB保持在接近0V的电压，其变化情形正如图7.4.1-1所示。因此，该STFOD组件因VB电压为0而一直保持在关闭的状态。 以上所述的电路功能，可藉由常用的HSPICE电路仿真软体来设计。举例来说，在一0.6m的CMOS制程参数之下，要达到上述所说的电路功能，其电阻R约为50K；电容C用NMOS组件来做，其组件宽长比(W/L)只要20/20(m)，其等效电容值约为1.8PF。反相
29、器内的PMOS组件Mp的组件宽长比为100/1.2(m)，其NMOS组件Mn的组件宽长比为20/1.2(m)。藉由上述的组件设计，即可达到正确的ESD防护功能。 7.4.3 增进双载子晶体管特性的组件设计 由上所述，ESD电流是经由该STFOD组件来放电，而该STFOD组件是藉由基体触发的方式来导通其寄生的双载子晶体管，以增进其ESD放电电流的承受能力，因而可以在较小的布局面积下提供较高的ESD防护能力。为了加强该STFOD组件 所寄生的双载子晶体管组件特性，本设计提出一更有效率的组件结构如图7.4.3-1所示。 图7.4.3-1 加强STFOD组件中所寄生双载子晶体管组件特性的组件结构设计图
30、在图7.4.3-1中，有一P型扩散层在组件的中央，该P型扩散层是连接到反相器的输出端VB，包围该P型扩散层的是一N型扩散层，此N型扩散层是连接到VDD。包围该N型扩散层的是另外一个N型扩散层，此N型扩散层连接到VSS。一厚氧化层即做是该两N型扩散层之间而构成该N型厚氧化层组件，寄生在此N型厚氧化层组件的双载子晶体管亦被标示于图7.4.3-1中。另外，在最外层有一P型扩散层包围住整个组件，该P型扩散层连接到VSS以提供P型基底偏压之用。该P型基底亦是等效于寄生的双载子晶体管的基极。在ESD放电情形下，VB是一高电位，此时导致一电流Itrig自P型扩散层流入该P型基底，为加强该寄生双载子晶体管被该
31、Itrig电流触发，一N型井区被加入在N型扩散层之下，由于该N型井区具有较深的接面深度(junction depth)，该Itrig电流会被该N型井区阻挡而流入N型井区，这促使该寄生的双载子晶体管组件的基极(base)射极(emitter)之间有一正的电压偏压，因而导通该双载子晶体管。而在VDD上的ESD电流便可自N型扩散层(也是该双载子晶体管的集极，collector)流向另一N型扩散层到VSS去，如此便可在VDD与VSS之间产生一暂时短路的电流路径来旁通ESD放电电流。 由于N型井区较深的深度可有效拦截自P型扩散层流入的Itrig电流，因此可以提升该寄生双载子晶体管的组件特性以利用于ESD
32、防护电路上，也因而更进一步提升该STFOD组件的ESD承受能力。因此，比起先前技术中所用的NMOS组件，该STFOD组件可以在较小的布局面积下提供较高的ESD防护能力，以节省IC的成本。 7.4.4 实验结果 该STFOD组件在一0.6m CMOS制程技术下的组件特性如图7.4.4-1所示。 图7.4.4-1 STFOD组件在一0.6微米CMOS制程技术下的组件特性而整个ESD箝制电路的耐压能力则显示于表7.4.4-1中。一用NMOS组件当ESD箝制组件的先前设计(图7.2.3-2)也被制作在同一测试芯片中来做比较。 表7.4.4-1 利用STFOD与NMOS组件所制作之ESD箝制电路的ESD
33、防护功能比较如表7.4.4-1中所示，该STFOD能够在单位布局面积下提供0.55Volt的ESD承受能力，而NMOS组件只能承受0.14Volt的ESD电压。这STFOD在单位布局面积下的ESD承受能力是NMOS组件的四倍。因此，STFOD能够在较小的布局面积下提供足够的ESD防护能力来达到全芯片防护的效用。 图7.4.4-2 ESD箝制电路在ESD测试情形下的电路功能验证为了验证ESD侦测电路的正确功能，一8V的电压脉冲(Voltage pulse)，如图7.4.4-2所示，被加到该ESD箝制电路上，在VDD电线源上的电压波形用示波器来监视。该电压脉冲的上升时间(rise time)约在5
34、.5ns，与ESD电压的rise time相当。当该电压脉冲加到VDD电源在线时，由于ESD侦测电路的动作，会把STFOD组件导通以排放此类似ESD电压的电压脉冲，因此在示波器上监视到的电压波形就如图7.4.4-2中的相片所示。该方型的电压脉冲波形，在电压一上升时即因STFOD的导通而导致电压波形的衰减，过了200ns左右，该电压波形即回复正常的方波波形，这衰减的200ns正是STFOD组件的导通时间(ton)，藉由适当的设计，可以调整这个STFOD的导通时间以符合各种应用情形。另外要验证的是当VDD电源上升时，该STFOD组件是否保持关闭。 图7.4.4-3 ESD箝制电路在VDD电源上升情
35、形下的电路功能验证图7.4.4-3显示了实验上的测试方法，一5V的ramp电压具有0.1ms的上升时间被加到VDD电源在线以模拟IC的VDD在正常电源上升的情形，VDD上的电压波形以示波器来监视，所看到的电压波形如图7.4.4-3中的相片所示，该ramp电压没有任何衰减的情形，这证明了ESD侦测电路在VDD电源上升情形下是把STFOD组件关闭的。藉由实验上的验证，利用STFOD元件的ESD箝制电路正符合深次微米超大规模集成电路的ESD防护所需。 7.4.5 其它设计变化23 在图7.4.1-1的STFOD也可以改用其它的双载子晶体管。一利用pnp双载子晶体管的设计显示于图7.4.5-1中，由于
36、是用pnp晶体管，在图7.4.5-1的ESD侦测电路中必需多加入一级反相器以达成正确的电路功能。 图7.4.5-1 利用p-n-p晶体管所设计的VDD与VSS间ESD箝制电路该电路所用的ESD箝制组件是一DTDB (double-trigger double BJT)结构，其DTDB组件结构也显示于图7.4.5-1中。该DTDB组件具有一垂直方向的pnp BJT及一横向的pnp BJT，利用这样的组件设计，DTDB具有更高的增益(gain)。这种DTDB的元件设计适合用在P-Substrate有负电压偏压的特殊CMOS IC中，例如一些DRAM具有内建的负电压产生器以偏压该IC的基体在一负的电
37、压准位以降低DRAM组件的漏电电流。7.5 在Mixed-Mode IC的应用7.5.1 Mixed-Mode IC的异常内部损伤 由于Mixed-Mode IC为了Noise的考虑，一般都具有多对且分离的VDD与VSS电源线，这样的电源分离设计也会引起异常的ESD损伤在模拟与数字界面电路(interface circuits)上。一参考文献24曾报导了这样的情形，如图7.5.1-1所示，一2000V的ESD电压用来对一Mixed-mode IC的数字电路部份做VDD-to-VSS ESD测试，却意外地发现ESD所造成的损伤在图7.5.1-1的A点处，模拟电路部份的界面电路的Gate氧化层被E
38、SD所打穿了。图7.5.1-1 ESD测试造成ESD损伤发生在一数字与模拟之间的界面电路上图7.5.1-2 ESD放电电流在一数字模拟混合式IC内的流窜路径发生这异常现象的解释图如图7.5.1-2所示，该跨在数位电路VDD与VSS电源线之间的ESD电压会被导引成跨在界面电路与模拟电源线之间，因而把界面电路上的闸极氧化层打穿了。这样的意外损伤现象，必需花很大的功夫才找得到损伤的部位。为了挽救这个界面电路上的异常损坏问题，一暂时性的解决办法乃在该界面电路上加上一对ESD防护用的PMOS及NMOS组件，如图7.5.1-3所示。 图7.5.1-3 解决数字与模拟间界面电路因ESD而损伤的一种方法 而该
39、ESD防护用的PMOS与NMOS组件尺寸，随着界面电路的联机长度而有所改变，一经验值也标示于图7.5.1-3中。虽然图7.5.1-3的设计可以解决这界面电路异常损伤的问题，但是在实际应用上也会有困扰，在IC完成布局之后，要仔细检查每一界面电路的交接处，以加入该ESD防护电路，这目前无法用计算机自动化完成，必需人工去看，当界面电路增多时，这负担也就变得复杂且某些界面电路容易被遗落。 7.5.2 ESD连接用二极管的使用25 为了解决这Mixed-mode IC的界面损伤问题，一改善方法是利用二极管把分离的电源线接在一起，如图7.5.2-1所示。可以利用不同数目的二极管串接来达到Noise分离的作
40、用。 图7.5.2-1 在混合式IC中利用二极管串接以导引ESD放电电流的防护设计 图7.5.2-1显示，该二极管在一VDD-to-VSSA ESD测试下，能够提供ESD电流的流通路径，并利用前述有效的ESD箝制电路来排放跨在VDD与VSS电源线间的ESD电压。利用二极管与ESD箝制电路的搭配，在各式ESD测试情形下， ESD电流能够被适当的引导而排放掉，不会窜入IC的内部电路与Mixed-mode IC的界面电路上，因此可以达到全方位的ESD防护措施。由于二极管在这项应用上是利用其顺偏工作点，因此二极管能够承受高的ESD电流而不需占用太大的面积。在脚对脚的ESD测试下，ESD电流在二极管导引
41、下的流通路径如图7.5.2-2所示。 图7.5.2-2 利用二极管串接以达到混合式IC之全芯片ESD防护之示意图 因此Mixed-mode IC可以利用适当串接的二极管连接于各分离的电源线之间，以同时达到ESD防护及Noise分隔的目的。若一IC具有三对分离的电源线，各分离的电源线之间可以用二极管连接起来，如图7.5.2-3所示。 图7.5.2-3 具有多对VDD与VSS电源脚之IC的ESD防护设计示意图 图7.5.2-4 在一8位数字对模拟转换器IC中，利用二极管串接及STFOD组件之ESD防护设计实例应用二极管连接以达到全芯片ESD防护的布局例子显示于图7.5.2-4中，一8位的数字对模拟
42、转换器(Digital-to-Analog Converter)同时应用了图7.5.2-1的二极管串接及图7.4.1-1的STFOD组件，其全芯片的ESD防护能力超过4KV以上。7.6 结论 ESD防护已经不单是输入脚或输出脚的ESD防护设计问题，而是全芯片ESD防护设计的问题。ESD损伤发生在输入或输出脚上，这是容易被发现以及解决的问题。但是，当ESD损伤发生在IC的内部电路，甚至在Mixed-mode IC的界面电路上时，要找到ESD损伤的部位而加以改善处理是很耗时且困难度极高的分析工作。因此全芯片的ESD防护设计在IC开发阶段就要被考虑于IC中，以事先防范各种可能的ESD测试及实际上IC所可能碰到的ESD问题。在本章中，已针对各种设计提出详细解释及观念提醒，然各式各样的ESD防护电路大多已获得专利权或专利申请中，因此在采用各式别人所提的ESD防护设计时，要注意智能财产权的问题，对具有高度实用性的设计，例如STFOD及二极体串接方式等，应请公司出面洽谈专利权的合法使用。