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1、第三章 双极型集成电路的工艺与 版图设计,3.1 双极型IC的隔离技术 3.1.1 pn结隔离技术 目的： 使做在不同隔离区的元件实现电隔离 结构：,隔离环,图 3-1 PN结隔离技术示意图, 特点： 为降低集电极串联电阻rCS，在P型衬底与n型外延之间加一 道n+埋层，提供IC的低阻通路。 集电极接触区加磷穿透扩散（应在基区扩散之前进行） 可采用对通隔离技术,对通隔离技术 在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做纵向pnp管的发射区扩散，这样可缩短扩散时间，使横向扩散尺寸大为降低，节省了芯片面积。,图 3-2 对通隔离技术
2、示意图,3.1.2 等平面隔离工艺,等平面隔离工艺 利用Si的局部氧化LOCOS工艺实现pn结介质混合隔离技术，有利于缩小管芯面积和减小寄生电容。,图3-3,3.2 双极晶体管制造工艺,图3-4,泡发射极工艺 在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造成EB结短路，因此需采用新的多层金属化系统。 发射极工艺的原理 利用1%HF酸对PSG的腐蚀速度5nm/s，而对SiO2的为0.125nm/s，1分钟可将300nm的PS
3、G漂尽，而SiO2只去掉7.5nm，因此E极窗口被“泡”出后，周围的SiO2腐蚀很少。,等平面II工艺 在等平面I工艺的基础上，将发射极与介质隔离墙相接，使得器件尺寸和寄生电容，这主要是因为在掩模版和硅片上刻制长而窄的矩形比刻一个宽度相同但短的矩形容易得多。所以，等平面II工艺的发射区比等平面I的小，其CBE也小。其集电区面积比泡发射极工艺小70%以上，比等平面I工艺小40%以上。,3.3 集成npn管的版图设计 3.3.1 集成npn管电极配置,3.3.2 典型的晶体管版图图形, 双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积比单基极条稍大，所以特征频率稍低；但基极电阻为单
4、基极条的一半，其最高振荡频率比单基极条的高。 型和型集电极图形 增大了集电极面积，其主要特点是集电极串联电阻小，饱和压降低，可通过较大的电流，一般作输出管。, 双极型功率管的版图图形,采用了梳状发射极和基极结构，增宽了电流通路的截面积，允许通过更大的电流，发射区采用狭长条以减小趋边（集边）效应。, 3.4 双极IC中的集成二极管 在IC中，集成二极管的结构除单独的BC结外，通常由晶体管的不同连接方式而构成多种形式，并不增加IC工序，而且可以使二极管的特性多样化，以满足不同电路的需要。,3.4.1 集成二极管的构成方式,3.4.2 集成二极管的剖面示意图,六种集成二极管的特性比较,二极管接法的选
5、择由电路对正向压降、动态电阻、电容、存储时间和击穿电压的不同要求来决定。其中，最常用的有两种： BC结短接二极管，因为没有寄生PNP效应，且存储时间最 短，正向压降低，故一般DTL逻辑的输入端的门二极管都 采用此接法。 单独的BC结二极管，因为不需要发射结，所以面积可作得 很小，正向压降也低，且击穿电压高。, 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管,图 3-10, 主要特点： BVEBO高（xjc深，epi高） 电流放大系数小 由于工艺限制，基区宽度不可 能太小； 纵向寄生pnp管将分掉部分发射区注 入电流，只有侧壁注入的载流子才 对横向pnp管的 有贡
6、献。 基区均匀掺杂，无内建加速电场， 主要是扩散运动。 表面迁移率低于体内迁移率。 基区的表面复合作用。, 频率响应差 平均有效基区宽度大，基区渡越时间长。 空穴的扩散系数仅为电子的1/3。 发生大注入时的临界电流小 横向pnp的基区宽度大，外延层Nepi低，空穴扩散系数低。 击穿电压主要取决于CE之间的穿通。提高击穿电压与增大电 流增益是矛盾的。,3.5.2 纵向pnp管（衬底pnp晶体管）, 主要特点： 纵向pnp管的C区为整个电路的公共衬底，直流接最负电位， 交流接地。使用范围有限，只能用作集电极接最负电位的 射极跟随器。 晶体管作用发生在纵向，各结面较平坦，发射区面积可以 做得较大，工
7、作电流比横向pnp大。 因为衬底作集电区，所以不存在有源寄生效应，故可以不 用埋层。 外延层作基区，基区宽度较大，且硼扩散p型发射区的方块 电阻较大，因此基区输运系数和发射效率较低，电流增益 较低。,由于一般外延层电阻率epi较大，使基区串联电阻较大。可采取E、B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑制趋边效应，改善电流特性；E、B短接还有助于减少表面复合的影响，提高电流增益。 提高衬底pnp管电流增益的措施 降低基区材料的缺陷，减少复合中心数目，提高基区少子 寿命。 适当减薄基区宽度，采用薄外延材料。但同时应注意，一 般衬底pnp管与普通的npn管做在同一芯片上，pnp基区对 应npn管的集电区，外延过薄，将导致npn管集电区在较低 反向集电结偏压下完全耗尽而穿通。,适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以 提高发射结注入效率。 在衬底和外延层之间加p+埋层，形成少子加速场，增加 值。注意在纵向pnp管中不能加n+埋层，这样将形成少子 减速场，降低值。,