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1、西北农林科技大学本科课程考试试卷20072008学年第 1学期计算机组成原理课程阶段考试试卷专业年级： 命题教师： 田晶 审题教师： 考生姓名： 学 号： 成 绩： 题 目一二三四五总分得 分2025102520100阅卷人得分一、选择题（从下列各题四个备选答案中选出一个正确答案，并将其代号写到题目对应的位置。答案错选或未选者，该题不得分。每题2分，共20分）1、完整的计算机系统应包括_D_。A运算器、存储器、控制器B主机、I/O设备C主机和实用程序 D配套的硬件设备和软件系统2、计算机总线中的数据总线的功能是_D_。A在CPU同存储器间传送数据B在CPU和I/O接口之间传送数据C在CPU同存
2、储器、I/O设备间传送数据D在CPU同存储器、I/O接口间传送数据3、最早提出电子计算机的“存储程序”核心思想的是_B_。A巴贝奇B冯.诺依曼C帕斯卡D贝尔4、至今为止，计算机中所有信息仍以二进制方式表示的理由是_C_。 A节约元件B运算速度快C物理器件性能所致D信息处理方便5、用于指定待执行指令所在地址的是_C_。 A指令寄存器B数据计数器C程序计数器 D累加器6、_ C _可区分存储单元中存放的是指令还是数据。 A存储器 B运算器 C控制器 D用户7、在CPU中，跟踪指令后继地址的寄存器是_ C _。 AMARBIR CPC DMDR8、三种集中式总线控制中，_ A _方式对电路最敏感？
3、A链式查询B计数器定时查询 C独立请求 9、某计算机系统中，内存的首地址为0000H，其末地址为07FFFH，则存储器的容量为_C_。 A8KBB16KBC32KBD64KB10、在各种异步通信方式中，_ C _速度最快。A全互锁 B半互锁 C不互锁得分二、填空题（每空1分，共25分）1、计算机系统的总线按传送信息不同，可分为_地址总线_、_数据总线_和_控制总线_三种。2、总线上的主摸块是指_对总线有控制权的模块_，从模块是指_被主模块访问的模块_。3、64K8的SRAM静态存储器芯片，其数据线有_8_根，地址线有_16_根？16K1的DRAM动态存储器芯片，其地址线有_7_根？4、总线的判
4、优控制可分为_集中_式和_分散_式。5、每个总线部件一般都配有_三态门_电路，以避免总线访问冲突，当某个部件不占用总线时，由该电路禁止向总线输出信息。 6、同步通讯控制主要特点是通讯双方由统一时钟控制数的传输，一般用于_总线长度较短、总线上各部件存取时间较一致的_场合；异步通讯控制主要特点是_无统一时钟，采用应答方式通讯_，一般用于_总线上各部件速度差异较大的_场合。7、计算机将存储、ALU和控制三部分合称_主机_，再加上_I/O设备_和_外存_构成了计算机硬件系统。8、海明码是一种具有_1位纠_错能力的校验码，要检测5位二进制数，至少需增加 _4_位检测位？9、“Cache主存”存储系统是基
5、于_程序、数据存储局部性_原因而设计出的一种计算机存储系统结构，是为了解决CPU和主存之间_速度_不匹配而采用的一种重要的硬件技术。10、DRAM是一种_动态可读可写_存储器，靠_电容储存电荷_储存信息，因此，需要_定期刷新_。得分三、计算题（10分）1、（4分）在一个16位的总线系统中，若时钟频率为5MHZ，总线传输周期为5个时钟周期，每一个总线传输周期可传送1个字，试计算总线的数据传输率。解：时钟周期=1/5MHZ=0.2s总线传输周期=5时钟周期=1s总线的数据传输率=16b/1s=16106bps=2106Bps2、（6分）按配偶原则配置，写出1101对应的海明码；若接收到海明码是11
6、00100，检查上述代码是否有错？第几位有错？解: 1101对应的海明码=10101101；若接收到海明码是1100100，因为P4P2P1=110，所以接收到的海明码1100100有错，第6位有错。得分四、论述题（25分）（15分）简述Cache工作原理，影响Cache命中率因素有哪些？如何提高命中率？答：Cache工作原理：根据“程序、数据存储局部性”原理，为了在不增加大的价格基础上提高访存的速度，通过在CPU和主存间增加小容量的Cache存储器（最佳比例1：128），将CPU即将要执行的程序及数据从内存调入Cache存储器中，只要在程序执行过程中调用算法合理，就可以使得CPU要访问的程序
7、和数据在Cache中有较高的命中率（通常可达到90%以上命中率），由于Cache的速度要远远高于主存的存取速度（2倍），这样就达到了不增加大的价格达到提高了CPU访存的速度的目的，使得系统具有较高的性能价格比。影响命中率的因素：Cache容量，主存、Cache分块的大小，程序的结构，主存与Cache的替换策略等。提高命中率的方法：增大Cache容量和Cache分块的大小；选用先进、合理的替换算法；注意程序的结构（尽量少用跳转）。（5分）简要论述提高存储器速度的措施。采用快速存储器件；采用多级存储结构（如“主存-Cache”存储结构等）；调整主存结构（如采用单体多字系统、多体并行系统等）。（5分
8、）解释下列名词：机器字长、指令字长、存储器字长、系统总线、MIPS答：机器字长：CPU一次处理的数据位数，通常与CPU的寄存器位数有关。指令字长：是机器指令中二进制代码的位数。存储器字长：指存储单元中存放二进制代码的总位数。三者可相等，也可不相等，与不同机器有关。系统总线：指CPU、主存、I/O设备（通过I/O接口）各大部件之间的信息传输线。MIPS：CPU每秒执行百万条指令数。得分五、设计题（根据题目所要求的功能，在题目对应的位置答题。本题共20）用16K1位的DRAM芯片构成64K8位的存储器，要求：（5分）要多少DRAM芯片？（10分）器组成的逻辑电路图（5分）设存储器读、写周期均为0.
9、5s，CPU在1s内至少访问1次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：字位同时扩展，需要的DRAM芯片片数=（64K8）/（16K1）=32片字位同时扩展，将32片DRAM芯片分成4组（组间字扩展），每组8片（组内位扩展），每片DRAM芯片地址线7根，分别送入7位行地址和7位列地址，故存储器芯片需连到系统总线的14根地址线（A13A0），而片间要通过2：4译码器实现字扩展，译码器的2输入端连到地址线的高位地址A15、A14。译码器的4个输线端分别连接到4组存储器芯片的片选端CS#端。数据线8根，组内8片DRAM芯片的数据线分别连接到D7D0上。每片的读写信号线并接到系统总线的读写控制线上。电路图略。根据题意，采用分散式刷新比较合适。由于16K1DRAM芯片内部采用128128存储元矩阵，而DRAM刷新才用行刷新方法，刷新时间间隔为2ms,故刷新周期=2ms/128行=15.6s,刷新时间为15s。D（z）