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1、modulecla16(a,b,s)；topmodule 含有四个 4 位超前进位加wirepp4,pp3,pp2,pp1;wiregg4,gg3,gg2,gg1;wire14:0Cp;wire15:0p,g;claslicei1(p3,p2,p1,p0,g3,g2,g1,g0,1b0,Cp2,Cp1,Cp0,pp1,gg1); claslicei2(p7,p6,p5,p4,g7,g6,g5,g4,Cp3,Cp6,Cp5,Cp4,pp2,gg2);claslicei3(p11,p10,p9,p8,g11,g10,g9,g8,Cp7,Cp10,Cp9,Cp8,pp3,gg3 );claslice
2、i4(p15,p14,p13,p12,g15,g14,g13,g12,Cp11,Cp14,Cp13,Cp12,pp4,gg4);claslicei5(pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,1b0,Cp11,Cp7,Cp3,pp5,gg5);pgi0(a15:0,b15:0,p15:0,g15:0);assigns0=p01b0;assigns1=p1Cp0;assigns2=p2Cp1;assigns3=p3Cp2;assigns4=p4Cp3;assigns5=p5Cp4;assigns6=p6Cp5;assigns7=p7Cp6;assigns8=p8Cp7;as
3、signs9=p9Cp8;assigns10=p10Cp9;assigns11=p11Cp10;assigns12=p12Cp11;assigns13=p13Cp12;assigns14=p14Cp13;assigns15=p15Cp14;endmodulemoduleclaslice(p3,p2,p1,p0,g3,g2,g1,g0,Co,Cp2,Cp1,Cp0,pp,gg);/4 位超前进位加法器模块input3:0p,g;inputCo;output2:0Cp;outputpp,gg;assignCp0=g0|p0&Co;assignCp1=g1|p1&Cp0;assignCp2=g2|p2&Cp1;assignpp=p3&p2&p1&p0;assigngg=g3|(p3&(g2|p2&(g1|p1&g0);endmodulemodulepg(a,b,p,g); / 进位产生信号、进位传递信号产生模块 input15:0a,b;output15:0p,g;assignp=ab;assigng=a&b;endmodule