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1、传播优秀Word版文档 ，希望对您有帮助，可双击去除！附表1：广州大学学生实验报告开课学院及实验室：物理与电子工程学院-电子楼317室 2016 年 5 月 10 日 学 院物 电年级、专业、班姓名Jason.P学号实验课程名称EDA技术实验成绩实验项目名称ADC0809的采样控制电路的实现指 导 教 师一、 实验目的：学习用状态机对A/D转换器ADC0809的采样控制电路的实现。二、 实验内容：1、实验原理：ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的精度为8位，转换时间约100s，含锁存控制的8路多路开关，输出有三态
2、缓冲器控制，单5V电源供电。图7-1 ADC0809工作时序传播优秀Word版文档 ，希望对您有帮助，可双击去除！主要控制信号说明：如图7-1所示，START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC，ADDB，ADDA）信号的锁存信号。当模拟量送到某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存。EOC是转换情况状态信号（类似于AD574的STATUS）,当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。至此ADC0809的一次
3、转换结束。2、实验步骤：（1）利用QuartusII对课本例8-2进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证例8-2电路对ADC0809的控制功能。图7-2 采样状态机结构框图引脚锁定情况：先用14芯线将附图1中“17”和“8”相连，具体管脚锁定情况见“17”和“8”处两边已标出。程序设计中ADDA、 ADDB均需赋0。实验板上的ENABLE即程序中的EOC。两个数码管显示Q输出，选择模式5的数码管1、2或数码管8、7，不要选择中间的，因中间数码管的部分引脚已被ADC0809使用。（新实验板没有从ADC0809 D7：0连接的数码管。）（2）在不改变原代码功
4、能的条件下将课本例8-2表达成用状态码直接输出型的状态机。三、 实验HDL描述：module ADC0809(D,CLK,EOC,RST,ALE,START,OE,ADDA,ADDB,Q,LOCK_T);input7:0 D;input CLK,RST;传播优秀Word版文档 ，希望对您有帮助，可双击去除！input EOC;output ALE;output START,OE;output ADDA,ADDB,LOCK_T;output 7:0 Q;reg ALE,START,OE;parameter s0=0,s1=1,s2=2,s3=3,s4=4;reg4:0 cs,next_state
5、;reg7:0REGL;reg LOCK;always (cs or EOC) begin case(cs) s0:begin ALE=0; START=0;OE=0;LOCK=0; next_state=s1; end s1:begin ALE=1; START=1;OE=0;LOCK=0; next_state=s2; end s2:begin ALE=0; START=0;OE=0;LOCK=0; if (EOC=1b1) next_state=s3; else next_state=s2; end s3:begin ALE=0; START=0;OE=1;LOCK=0; next_st
6、ate=s4; end s4:begin ALE=0; START=0;OE=1;LOCK=1; next_state=s0; end default:begin ALE=0; START=0;OE=0;LOCK=0; next_state=s0; endendcase endalways (posedge CLK or posedge RST) begin if(RST) cs=s0; else cs=next_state; end传播优秀Word版文档 ，希望对您有帮助，可双击去除！always (posedge LOCK) if(LOCK) REGL=D;assign ADDA=0; a
7、ssign ADDB=0;assign Q=REGL;assign LOCK_T=LOCK;endmodule四、仿真结果：传播优秀Word版文档 ，希望对您有帮助，可双击去除！ADC0809采样状态机工作时序如上图所示，复位信号（RST）后进入状态s0（ADC0809初始化）。第二个时钟上升沿后，状态机进入状态s1，由START、ALE发出启动采样和地址选通的控制信号。在状态s2，等待了CLK数个时钟周期之后，EOC变为高电平，表示转换结束；进入状态s3，在此状态的输出允许OE被设置成高电平。此时0809的数据输出端D7.0即输出已经转换好的数据50。五、引脚锁定：传播优秀Word版文档 ，
8、希望对您有帮助，可双击去除！六、硬件测试结果：下载程序到目标机EDA实验板上的模数转换模块传播优秀Word版文档 ，希望对您有帮助，可双击去除！设置为模式5后，旋转旋钮，可以看到数码管1和2在00到FF之间变动。七、实验心得:通过本次实验掌握了如何用VerilogHDL语言和状态机方式实现ADC0809的采样控制电路，进一步掌握了课堂上所学到的理论知识。有限状态机及其设计技术是实用数字系统中的重要组成部分，也是实现高效率，高可靠和高速控制逻辑系统的重要途径。因此，学习和掌握状态机的Verilog设计方法，实现ADC0809采样的状态机电路是必不可少的。通过本次实验，我了解到状态机的一般设计结构
9、，即说明部分，主控时序部分，主控组合过程，辅助过程。本次实验主要在引脚锁定上花了不少功夫，细致和耐心的实验态度确保了硬件测试的成功。做完本次实验，我基本上掌握了状态机设计的基本要领。八、思考题：利用课本10.7节介绍的多种方法设计安全可靠的状态机，并对这些方法作比较，总结安全状态机设计的经验。答：在状态机设计中，无论使用枚举数据类型还是直接指定状态编码程序中，特别是使用了一位热码编码方式后，总是不可避免地出现大量剩余状态，即未被定义的编码组合。这些状态在状态机的正常运行中是不需要出现的，通常称为非法状态。对于重要且要求高的控制电路，状态机的剩余状态的处理，即状态机系统容错技术的应用是设计者必须
10、慎重考虑的问题。1、 状态导引法这种方法就是，在状态元素定义中针对所有的状态，包括多余状态都作出定义，并在以后的语句中加以处理。优点：直观可靠缺点：可处理的非法状态少，如果非法状态太多，则耗用逻辑资源太大，所以只适合于顺序编码状态机。传播优秀Word版文档 ，希望对您有帮助，可双击去除！2、 状态编码监测法可以在状态机设计程序中加入对状态编码中1的个数是否大于1的监测判断逻辑。当发现有多个状态触发器为1时，产生一个警告信号alarm，系统可根据此信号是否有效来决定是否调整状态转向复位。3、 借助EDA工具自动生成安全状态机说明：各学院（实验中心）可根据实验课程的具体需要和要求自行设计和确定实验报告的内容要求和栏目，但表头格式按照“实验项目名称”栏以上部分统一。