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1、Verilog复习题一、填空题1.用 EDA技术进行电子系统设计的目标是最终完成ASIC 的设计与实现。2.可编程器件分为CPLD和 FPGA。3.随着 EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于VerilogHDL设计当中。4.目前国际上较大的PLD器件制造公司有ALtera 和 Xilinx公司。5. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。6. 阻塞性赋值符号为 = ，非阻塞性赋值符号为=。7有限状态机分为Moore 和 Mealy 两种类型。8、 EDA缩写的含义为电子设计自动化(Electronic Design Automation)9状态机
2、常用状态编码有二进制、格雷码和独热码。10 Verilog HDL中任务可以调用其他任务和函数。11系统函数和任务函数的首字符标志为$，预编译指令首字符标志为#。12可编程逻辑器件的优化过程主要是对速度和资源的处理过程。13、大型数字逻辑电路设计采用的IP 核有软 IP 、固 IP 和硬IP 。二、选择题1、已知“a=1b1;b=3b001;”那么a,b（C）(A)4b0011(B)3b001(C)4b1001(D)3b1012、在verilog中，下列语句哪个不是分支语句？（D）(A)if-else(B)case(C)casez(D)repeat3、 VerilogHDL语言进行电路设计方法
3、有哪几种（8 分）自上而下的设计方法（Top-Down）自下而上的设计方法（Bottom-Up ）综合设计的方法4、在 verilog语言中， a=4b1011 ，那么&a=（ D）(A)4b1011(B)4b1111(C)1b1(D)1b05、在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。(A)8(B)16(C)32(D)646、大规模可编程器件主要有确的是 _C_ 。FPGA、 CPLD两类，下列对FPGA结构与工作原理的描述中，正A FPGA全称为复杂可编程逻辑器件；B FPGA是基于乘积项结构的可编程逻辑器件；C基于 SRAM的 FPGA器件，在每次上电后必须
4、进行一次配置；D在 Altera公司生产的器件中，MAX7000系列属 FPGA结构。7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_B_。流水线设计 资 源共享逻辑优化串行化寄存器配平关键路径法ABCD8、下列标识符中，_A_是不合法的标识符。A 9moonB State0CNot_Ack_09、下列语句中，不属于并行语句的是：_D_DsignallA.过程语句B assign语句C元件例化语句6、 10、 P,Q,R 都是 4bit的输入矢量，下面哪一种表达形式是正确的1)input P3:0,Q,R;2)in
5、put P,Q,R3:0;3)input P3:0,Q3:0,R3:0;4)input 3:0 P,3:0Q,0:3R;5)input 3:0 P,Q,R;5)D case语句11、请根据以下两条语句的执行，最后变量A 中的值是_。reg 7:0 A;A=2hFF; 8b0000_0011 8h03 8b1111_1111 8b11111111三、简答题1 、简要说明仿真时阻塞赋值与非阻塞赋值的区别非阻塞（ non-blocking)赋值方式 ( b= a)：b 的值被赋成新值a 的操作 ,并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（
6、blocking)赋值方式( b = a)：b 的值立刻被赋成新值 a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作； 非阻塞赋值是在整个过程块结束是才完成赋值操作。2、简述有限状态机 FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？根据内部结构不同可分为摩尔型状态机和米里型状态机两种。 摩尔型状态机的输出只由当前状态决定， 而次态由输入和现态共同决定； 米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪
7、些步骤?包括五个步骤：、设计输入： 将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。、布局布线： 将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文件的过程。、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过程，包括功能仿真和时序仿真。、编程配置： 将适配后生成的编程文件装入到PLD器件的过程， 根据不同器件实现编程或配置。4 、简述 Verilog
8、 HDL编程语言中函数与任务运用有什么特点？函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0 个或任何多个端口，且可以定义input 、 output和 inout端口。、函数必须返回一个值，而任务不能返回值，只能通过output或 inout端口
9、来传递执行结果。5 、简述 FPGA与 CPLD两种器件应用特点。CPLD与 FPGA都是通用可编程逻辑器件，均可在 EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面： FPGA集成度和复杂度高于 CPLD，所以 FPGA可实现复杂逻辑电路设计，而 CPLD适合简单和低成本的逻辑电路设计。、 FPGA内主要由LUT 和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。、 FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器，而 CPLD工艺多为 EEPROM等工艺，掉电后信息不消失，所以不用外配存
10、储器。、 FPGA相对 CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。四、计算题1.利用有限状态机， 以格雷码编译方式设计一个从输出信号序列中检测出101 信号的电路图，其方块图、状态图和状态表如图表示。目前状态 CS下一状态 NS和输出 QoutDin=0Din=1S0=00SO, OS1, 0S1=01S2, 0S1, 0S2=11S0, 0S1, 1module melay(clk,Din,reset,Qout);input clk,reset;input Din;reg Qout;parameter1:0S0=2b00,S1=2b01,S2=2b11;output Q
11、out;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset)beginif(reset=1b01)CS=S0;else CS=NS;endalways (CS or Din)begincase(CS)S0:beignif(Din=1b0)beginNS=S0;Qout=1b0;endelsebeginNS=S1;Qout=1b0;endendS1:beginif(Din=1b0)elsebeginNS=S1;Qout=1b0;endendS2:beignif(Din=1b0)beginNS=S0;Qout=1b0;endelsebe
12、ginNS=S1;Qout=1b0;endendbeginNS=S2;endQout=1b0;endcaseendEndmodule2.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟， RST：复位端， EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。modulecnt10begin(clk,rst,en,loat,cout,dout,data);if (!rst) q1 = 0;input clk ;elseif (en)input en ;begininput rst ;if
13、 (!loat) q1 = data;input load ;else if (q19) q1 = q1+1;input 3:0 data ;else q1 = 4b0000;output 3:0 dout ;endoutput cout ;endreg 3:0 q1 ;always (q1)reg cout ;if (q1=4h9) cout = 1b1;assign dout = q1;else cout = 1b0;always (posedge clk or negedge rst)endmodule3. 下面是通过 case 语句实现四选一电路部分程序，将横线上的语句补上，使程序形成
14、完整功能。Module mux4_to_1(out,i0,i1,i2,i3,s1,s0)outputout;inputi0,i1,i2,i3;inputs1,s0;regoutalways (s1 or s0 or i0 or i1 or i2 or i3)case(s1,s0)2 b00:out=i0;2 b01:out=i1;2 b10:out=i2;2 b11:out=i3;Default:$display( Invalid control signals );endcaseEndmodule标注各语句功能，指出整个程序完成的电路功能。/ 带同步清 0 同步置 1( 低电平有效 ) 的
15、D 触发器 .module dff_syn(q,qn,d,clk,set,reset);/定 义 模 块 为 diff_syn,端 口 为q,qn,d,clk,set,resetinput d,clk,set,reset; output reg q,qn;/ 定义端口d,clk,set,reset为输入端口 ,reg,q,qn为输/ 出端口always (posedge clk)/ 对 clk信号上升沿有效beginif(reset)begin q=1b0;qn=1b1;end/同步清零 , 低电平有效elseif(set)begin q=1b1;qn=1b0;end/ 同步置位 ,低电平有效
16、elsebegin q=d; qn=d;end/q输出为 d, qn 输出为非d;endendmodule/ 模块结束4. 根据图 3 给定的两个 2 位全加器信号关系及实现的4 位全加器功能部分程序， 在下列部分程序中的横线上填入必要语句，实现4 位全加器的完整功能。a(3.2) aisumsum4(3.2)b(3.2)bi)2 位加法器cout4c0cicouta(1.0) aisumsum4(1.0)b(1.0)bi2 位加法器ccicout图 3/ 底层 4 位全加器程序/ 顶层 8 位全加器程序module add2(ai,bi,ci,sum,cout);module fadd4(a
17、,b,c,sum4,cout4);input 1:0ai,bi;input 3:0a,b;input ci;input c;output 1:0sum;output 3:0 sum4output cout4;reg 1:0sum;wire c0;output cout;add4 U1( a1:0,b1:0,c,c0,sum41:0);reg cout;add4 U2( a3:0,b3:0,c0,count4,sum43:0);always (ai,bi,ci)endmodulecout,sum=ai+bi+ci;endmodule5.根据下列给定的仿真输入输出波形图2，说明完成此功能的电路是什
18、么功能电路？并写出对应的Verilog HDL描述程序（图中clk,clr为输入， q,c 为输出）。4 进制加法计数器module counter(clk,clr,q,c)input clk,clr;output ret1:0 q;output c;always(posedge clk or negedge clr)beginif(clr) q=2 h0;elsebeginif(2 h3=q) q=2 h0;else q=q+2 h1;endendassign c=(2 h3=q)Endmodule6. 采用结构描述方法设计一个二进制数字半加器，输入数据ai 与 bi ，并将和输出到so，进
19、位输出到 co，给出详细设计过程。输入输出aibisoco0000011010101101soai biai biaibi , coaibi由输入输出逻辑表达式，采用与门and 和异或门xor 进行结构描述的程序如下：（ 6 分）module hadd (ai,bi,so,co);input ai,bi;output so,co;xor(so,si,ci);and(co,ai,bi);Endmodule7.采用结构描述方法设计一个二进制数字比较器，出到 x， y 和 z，给出详细设计过程。比较输入数据a 与b 的大小，并分别输xabab, yab, zabnot(not_a,a);not(not_b,b);and(ab,a,b);and(not_ab,not_a,not_b);or(x,ab,not_ab);and(y,not_a,b);and(z,a,not_b);8.采用结构描述方法设计一个表示通过，且输出为y 为3 人竞选数字电路，输入数据2:0x1，否则输出相反，给出详细设计过程。，要求2 人以上为1module three1(x,y);input 2:0 x;output y;y=a&b+a&c+b&c=ab+ac+bc;wire a,b,c;and(a,x0,x1);and(b,x1,x2);and(c,x1,x0);or(y,a,b,c) ;endmodule