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1、集成电路CAD设计-Composer原理图输入工具主要内容o 概述o 启动cadence建立一个新的工作库o 建立新的单元o 晶体管级原理图o 命名规则2011/9/1516:01概述o Composer工具 DFII设计工具中的原理图输入工具o 原理图（schematic）把一个单元表示为基本部件的互连或层次化定义的部件结构o Composer工具可以完成 设计小单元的晶体管级原理图 大电路的门级原理图 同时含逻辑门和Verilog代码的复杂电路原理图2011/9/1516:01概述o Composer工具与Verilog仿真器集成在一起，用户可以自动将一幅原理图输出到仿真器中。Verilo
2、g网表原理图 Composer/Verilog 测试程序包网表（netlist）列网表（netlisting）测试程序包（testbench wrapper）2011/9/1516:01概述o Composer可以与Virtuoso-XL版图工具链接o Composer可以与affirma模拟信号环境链接o 原理图生成方式 手工完成原理图 从verilog的结构网表自动生成原理图2011/9/1516:01主要内容o 概述o 启动cadence建立一个新的工作库o 建立新的单元o 晶体管级原理图o 命名规则2011/9/1516:01建立新的工作库o 工作库（Library）是按某种原因将许多
3、单元组合在一起建立的集合。o 在库管理（Library Manager）中建立工作库步骤：(1)FileNew Library 弹出对话窗口2011/9/1516:01建立新的工作库 工作库命名规则：库名中不能以数字开头，库名中不能含有“-”和“.”这些字符。 路径空白则新工作库路径默认建立在Cadence启动目录下。/IC_CAD/Cadence 用户也可指定新工作库的路径。建立新的工作库对话窗口2011/9/1516:01建立新的工作库(2)新的工作库的库名和路径建立好OK新工作库建立，并弹出工艺库选择窗口选择OK 工艺库选择编辑新的工艺文件链接到现存工艺文件不需要工艺文件2011/9/1
4、516:01建立新的工作库选择链接的工艺文件2011/9/1516:01建立新的工作库o 新的工作库建立，并出现在库管理窗口中。2011/9/1516:01主要内容o 概述o 启动cadence建立一个新的工作库o 建立新的单元o 晶体管级原理图o 命名规则2011/9/1516:01建立新单元o 视图（view）o 同一个单元会有不同的视图；o 对于不同视图是不同的文件，但代表同一个电路；o 建立新单元： 建立原理图视图 建立符号图2011/9/1516:01建立新单元o 建立原理图视图步骤： (1)在库管理中选择工作库；2011/9/1516:01建立新单元 (2)在库管理菜单中FileN
5、ew Cellview2011/9/1516:01建立新单元弹出的对话框库名单名名视图名工具库的路径文件2011/9/1516:01建立新单元2011/9/1516:01建立新单元 (3)弹出原理图编辑窗口（Schematic Editing)快捷功能按钮工具 检查和保存（check and save） 保存（save） 放大（zoom in by 2） 缩小（zoom out by 2） 拉伸（Stretch） 复制（Copy） 删除（Delete） 撤销（undo）2011/9/1516:01建立新单元 (4) 原理图编辑示例：标准单元库中的一个门或用户曾设计好的单元；添加示例： AddI
6、nstance或快捷键 i 或F32011/9/1516:01建立新单元弹出对话框ComponentBrowser对话框AddInstance对话框库单元视图示例名2011/9/1516:01建立新单元在Component Browser对话框中选择要添加的逻辑门2011/9/1516:01建立新单元在原理图编辑窗口中加入要添加的逻辑门Esc键退出上一命令模式2011/9/1516:01建立新单元 （5）添加逻辑门之间的连接导线添加导线： Addwire（narrow）或快捷键 w2011/9/1516:01建立新单元2011/9/1516:01建立新单元o 导线u Narrowu Wideu
7、 NameEsc键退出连线命令模式2011/9/1516:01建立新单元 (6)添加端口端口（pin）：是进入或离开原理图的连接点，对应于原理图符号视图上的端口。Addpin 或 快捷键 p 或编辑窗口左侧的工具图标2011/9/1516:01建立新单元添加端口对话框端口名(pin Names)端口方向（Direction）InputOutputinputOutputSwitch附属端口表达式 （Attach Net Expresstion）2011/9/1516:01建立新单元图例：全加器原理图视图2011/9/1516:01建立新单元o Edit菜单中命令模式与功能Undo撤销上一命令Re
8、doStretch拉伸CopyMoveDeleteRotatePropertiesReset Invisible LabelsComponent Display2011/9/1516:01建立新单元 (7)为原理图画出边框2011/9/1516:01建立新单元2011/9/1516:01建立新单元2011/9/1516:01建立新单元o Sheet edit title2011/9/1516:01建立新单元 （8）检查并保存设计Designcheck and Save 或 F82011/9/1516:01建立新单元Check and Save命令与Save命令区别Save命令不对原理图做任何检
9、查，在原理图编辑过中使用； Check and Save命令是在完成原理图最终操作后，需要对原理图进行检查，确认是否有错误。错误信息显示在CIW窗口中2011/9/1516:01建立新单元 （9）关闭窗口WindowsClose 或 ctrl+w2011/9/1516:01建立新单元问题：下图全加器与书中全加器比较，两者区别，书中所画全加器优点？2011/9/1516:01建立新单元与非门2011/9/1516:01建立新单元-建立符号视图o 建立新单元： 建立原理图视图 建立符号图o 建立符号图的作用可方便电路用在其他原理图中，提高设计效率o 符号图与原理图是同一个单元的不同视图o 注意：符
10、号端口必须与原理图内部的端口一一匹配，名字也必须相同。2011/9/1516:01建立新单元o 建立符号图步骤： （1）在欲建立符号图的原理图窗口中，选择Design Create CellviewFrom Cellview2011/9/1516:01建立新单元弹出对话框2011/9/1516:01建立新单元符号视图建立用户可在符号编辑窗口进行修改2011/9/1516:01建立新单元o partNameo instanceName2011/9/1516:01建立新单元修改符号图名partName AddNote Note Text修改符号形状AddShape2011/9/1516:01建立新
11、单元注：符号图建立后，在进行检查并保存原理图操作时，也将检查在原理图中的端口是否与符号中的端口相匹配。库管理窗口中有原理图和符号图两种视图2011/9/1516:01建立新单元o 举例：用所建立的一位全加器设计两位加法器设计步骤：（1）在库管理窗口中选择有一位加法器的工作库（2）建立新的单元视图FileNew Cell View2011/9/1516:01建立新单元对话框库名单元名视图名工具库路径文件2011/9/1516:01建立新单元（3）在原理图编辑窗口，以下操作：AddInstance 或 快捷键 i（4）在原理图编辑窗口放入俩个全加器示例（5）按连接关系添加俩个全加器之间的连接总线，
12、构 成两位加法器。Addwire（wide）或快捷键 W2011/9/1516:01建立新单元两位加法器2011/9/1516:01建立新单元o 总线的标注方法命名方式A，Bo 总线中的每条导线必须按照这条总线标注符的展开来命名o Cadence中总线沿用端口的名字，而从总线抽出的分支线沿用总线的名字2011/9/1516:01建立新单元o 总线命名2011/9/1516:01建立新单元为原理图加边框2011/9/1516:01主要内容o 概述o 启动cadence建立一个新的工作库o 建立新的单元o 晶体管级原理图o 命名规则2011/9/1516:01晶体管级原理图o 晶体管可以用来设计基
13、本“门”单元；o 用在verilog中内建的晶体管开关模型来仿真，也可用Spectre或Spice模拟仿真器仿真。o 通用晶体管部件库NCSU_Analog_Parts2011/9/1516:01晶体管级原理图2011/9/1516:01晶体管级原理图o 采用晶体管设计与非门，设计步骤：（1）库管理窗口或CIW窗口FileNew CellView2011/9/1516:01晶体管级原理图（2）在原理图窗口中选择 AddInstance或按快捷键 I添加nmos和pmos单元2011/9/1516:01晶体管级原理图2011/9/1516:01晶体管级原理图（3）添加电源连线，vdd和gnd（4
14、）晶体管长度和宽度参数定义 添加示例时修改 改变晶体管属性修改晶体管属性步骤： 选择要修改的晶体管 EditProperties Objects 或快捷键q2011/9/1516:01晶体管级原理图2011/9/1516:01晶体管级原理图（5）建立与非门符号Design Create Cellview From Cellview2011/9/1516:01晶体管级原理图o 打印原理图DesignPlot Submito PlotOptions选项 Top section Middle section Bottom section2011/9/1516:012011/9/1516:01主要内容o 概述o 启动cadence建立一个新的工作库o 建立新的单元o 晶体管级原理图o 命名规则2011/9/1516:01命名规则o 导线和端口的名字以字母开头；o 名字中不采用“-”和“.”o 避免使用Verilog的保留字2011/9/1516:01命名规则Verilog-2001保留字2011/9/1516:01命名规则2011/9/1516:01