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1、第五讲.基本的二进制加法/减法器本讲内容:1. 一位全加器的设计与实现2. N位行波进位加法/减法器3. 十进制加法器的实现1. 一位全加器的设计与实现设加法器的输入端为 Xi和y，进位输入端为Ci，结果输出端为zi，进位输出端为Ci+i ,则一位加法器的真值表如下表所示。20输入输出X0y0C iCi+1z i0000000101100011011001001011101101011111第i位加减法电路的输入输出关系可表示为Ci+CiAiBi同一套加法器电路，可以完成x+y补和x-y补的运算，实现过程中的差别仅表现在加法时 y用其原值，而减法时对y求一次补。求补的操作就是在按位求反的基础上
2、最低位再加上1,结果得到-y补。求补操作可以通过在输入端增加一个反相输入实现，加1操作可通过在最低位上设置进位输入信号为1来实现。这样改进的加法器电路ALU如下图所示。在上图所示的具有加减法功能的电路中增加了一个信号M用于控制加减法运算。当M=0时得到上述相同的全加器公式：Zj =码 ffiCj当M=1时得到求差公式：Cki=fri+A)7i +Vi2、N位行波进位加法/减法器2 占11 *f'J 5 位Si SoC?rFA)1A"二0加1减方式控制M131 Ai Bo A。n个1位的全加器(FA)可级联成一个n位的行波进位加减器。M为方式控制输入线,当M= 0时,作加法(A
3、 + B)运算；当M= 1时，作减法(A B)运算,在后一种情况下,A B运算转化成A 补+ B补运算，求补过程由B+ 1来实现。因此，图中最右边的全加器的起始进位输入端被 连接到功能方式线 M上，作减法时M= 1,相当于在加法器的最低位上加1。另外，图中左边还表示出单符号位法的溢出检测逻辑；当Cn=Cn 1时，运算无溢出；而当Cnz Cn- 1时,运算有溢出，经异或门产生溢出信号。对一位全加器(FA)来说,Si的时间延迟为6T(每级异或门延迟 3T),Ci + 1的时间延迟为 5T,其中T被定义为相应于单级逻辑电路的单位门延迟。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位
4、。现在我们计算一个 n位的行波进位加法器的时间延迟。假如采用图2.2(a)所示的一位全加器并考虑溢出检测，那么n位行波进位加法器的延迟时间ta为ta = n 2T+ 9T= (2n + 9)T(2.22)9T为最低位上的两极“异或”门再加上溢出“异或”门的总时间,2T为每级进位链的延迟时间。当不考虑溢出检测时，有ta = (n- 1) 2T+ 9T(2.23)ta意味着加法器的输入端输入加数和被加数后，在最坏情况下加法器输出端得到稳定的求和输出所需的最长时间。显然这个时间越小越好。注意，加数、被加数、进位与和数都是用电平来表示的，因此，所谓稳定的求和输出，就是指稳定的电平输出3. 十进制加法器
5、十进制加法器可由 BCD码(二-十进制码)来设计，它可以在二进制加法器的基础上加上适当 的“校正”逻辑来实现，该校正逻辑可将二进制的“和”改变成所要求的十进制格式。n位BCD码行波式进位加法器的一般结构如图2.3( a)所示,它由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。而每一位十进制数字的BCD加法器单元的逻辑结构示于图2.3( b)。I，法器单元的逻掘牯构图2.3 十进制加法器在十进制运算时，当相加二数之和大于 9时,便产生进位。可是用BCD码完成十进制数运 算时，当和数大于9时，必须对和数进行加 6修正。这是因为，采用BCD码后，在二数相加的和 数小于等
6、于9时,十进制运算的结果是正确的；而当相加的和数大于9时,结果不正确，必须加6修正后才能得出正确的结果。因此 ，当第一次近似求值时，可将它看成每一级是一个 4 位二进制加法器来执行，就好像x i和y i是普通4位二进制数一样。 设S' i代表这样得到的4 位二进制数和，C' i +1为输出进位，而S代表正确的BCD和,Ci +1代表正确的进位，那么当x i + y i+ C<10时,Si = S' i当 X + Y + C > 10 时,Si = S' i 6显然,当C'i +1= 1或S'i> 10时,输出进位C +1= 1。因此,可利用C +1的状态来产生所要求 的校正因子:Ci +1= 1时校正因子为6;Ci +1= 0时校正因子为0。在图2.3(b)中,4位行波式进 位的二进制加法器计算出和 S'i,然后S'i经过第二级二进制加法器加上 0或6,则产生最终结 果 Si 。