控制器部分习题解答教学内容.docx

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1、控制器部分习题解答选择题1、以下叙述中正确描述的句子是： 。（ A 、 D）A 同一个 CPU 周期中，可以并行执行的微操作叫相容性微操作 B 同一个 CPU 周期中，不可以并行执行的微操作叫相容性微操作 C 同一个 CPU 周期中，可以并行执行的微操作叫相斥性微操作 D 同一个 CPU 周期中，不可以并行执行的微操作叫相斥性微操作2、流水CPU是由一系列叫做“段”的处理线路所组成，和具有m个并行部件的CPU相比，一个 段流水CPU。（ A）A 具备同等水平的吞吐能力C 吞吐能力大于前者的吞吐能力B 不具备同等水平的吞吐能力D 吞吐能力小于前者的吞吐能力3、同步控制是 。（ C ）A 只适用于

2、 CPU 控制的方式 C 由统一时序信号控制的方式B 只适用于外围设备控制的方式D 所有指令执行时间都相同的方式4、微程序控制器中，机器指令与微指令的关系是 。 （B）A. 每一条机器指令由一条微指令来执行B. 每一条机器指令由一段微指令编写的微程序来解释执行C. 每一条机器指令组成的程序可由一条微指令来执行D. 一条微指令由若干条机器指令组成CPU 访问一次主存所花的时间较长，因此机器周期B 主存中读取一个数据字的最长时间D 主存中读取一个数据字的平均时间CPU执行这条指令的时间5、由于 CPU 内部的操作速度较快，而通常用 来规定。 （ A）A 主存中读取一个指令字的最短时间C 主存中写入

3、一个数据字的平均时间6、 指令周期是指 。（ C）A CPU 从主存取出一条指令的时间B CPU 执行一条指令的时间 ； C CPU 从主存取出一条指令加上D 时钟周期时间 ；7、 在CPU中跟踪指令后继地址的寄存器是 。（ B）A 主存地址寄存器 B 程序计数器 C 指令寄存器 D 状态条件寄存器8、 异步控制常用于 作为其主要控制方式。 （A）A 在单总线结构计算机中访问主存与外围设备时 ； B 微型机的 CPU 控制中 ；C 组合逻辑控制的 CPU 中 ；D 微程序控制器中 ；9、 微程序控制器中，机器指令与微指令的关系是 。 （ B ）A 每一条机器指令由一条微指令来执行 ；B 每一条

4、机器指令由一段用微指令编成的微程序来解释执行；C 一段机器指令组成的程序可由一条微指令来执行 ；D 一条微指令由若干条机器指令组成 ；10、 同步传输之所以比异步传输具有较高的传输频率是因为同步传输 。 （B、 D） A 不需要应答信号 ；B 总线长度较短 ；C 用一个公共时钟信号进行同步 ；D 各部件存取时间较为接近 ；11、 在某CPU中，设立了一条等待（ WAIT ）信号线，CPU在存储器周期中 T的0的下降沿采样WAIT 线，请在下面的叙述中选出正确描述的句子： 。 （ C 、 D）A 如WAIT线为高电平，则在 T2周期后不进入T3周期，而插入一个 Tw周期； B Tw周期结束后，不

5、管 WAIT线状态如何，一定转入了 T3周期；C Tw周期结束后，只要 WAIT线为低，则继续插入一个 Tw周期，直到 WAIT线变高，才转入 T3周期；D 有了 WAIT 线，就可使 CPU 与任何速度的存贮器相连接，保证 CPU 与存贮器连接时的时序 配合；12、 操作控制器的功能是 。（ D）A. 产生时序信号B.从主存取出一条指令C.完成指令操作的译码D.从主存取出指令，完成指令操作码译码，并产生有关的操作控制信号，以解释执行该指令13、 描述流水CPU基本概念不正确的句子是 。 （ABC）A. 流水CPU是以空间并行性为原理构造的处理器B. 流水CPU- 定是 RISC机器C. 流水

6、CPU一定是多媒体CPUD. 流水CPU是一种非常经济而实用的时间并行技术14、 带有处理器的设备一般称为 设备。 （ A）A. 智能化 B. 交互式 C. 远程通信 D. 过程控制二、填空题1、微程序设计技术是利用 A.方法设计 B .的一门技术。 具有规整性、 可维护性、 C .等一系列优点。（A.软件 B.操作控制 C.灵活性）2、 硬布线器的设计方法是：先画出A. 流程图，再利用 B. 写出综合逻辑表达式，然后用C.等器件实现。（A.指令周期 B.布尔代数 C门电路和触发器）3、CPU 从 A. 取出一条指令并执行这条指令的时间和称为 B. 。由于各种指令的操作功能不同，各种指令的指令

7、周期是C.。（ A.存储器 B.指令周期 C不相同的）4、 当今的 CPU 芯片除了包括定点运算器和控制器外，还包括A. ， B. 运算器和 C.管理等部件。 （ A. Cache B. 浮点 C. 存储）5、 流水 CPU 是以 A. 为原理构造的处理器， 是一种非常 B. 的并行技术。 目前的 C. 微处理器几乎无一例外的使用了流水技术。（A.时间并行性 B.经济而实用C.高性能）6、 CPU中至少有如下六类寄存器，除了A.寄存器，B.计数器，C.寄存器外，还应有通用寄存器，状态条件寄存器，数据缓冲寄存器。（A.指令B.程序C.地址）7、硬布线控制器的基本思想是 :某一微操作控制信号是 A

8、. 译码输出 ,B. 信号和C. 信号的逻辑函数 （A.指令操作码B.时序 C.状态条件）& CPU周期也称为A.; 一个CPU周期包含若干个 B.。任何一条指令的指令周期至少需要C.个CPU周期。（A.机器周期 B.时钟周期 C. 2）9、RISC CPU 是克服 CISC 机器缺点的基础上发展起来的，它具有的三个基本要素是： （ 1）一个有限的A.;（2） CPU配备大量的B.;（ 3）强调C.的优化。（A.简单指令系统 B.通用寄存器 C.指令流水线）10、 CPU从A取出一条指令并执行这条指令的时间和称为B。由于各种指令的操作功能不同，各种指令的时间和是不同的，但在流水线CPU

9、中要力求做到 C。（ A.存储器B.指令周期 C. 一致）11、CPU 中，保存当前正在执行的指令的寄存器为 A，保存当前正在执行的指令的地址的寄存器为B，保存CPU访存地址的寄存器为 C。 （A .指令寄存器IR B .程序计数器PC C .内存地址寄存器 AR）12、并行处理技术已经成为计算机发展的主流。它可贯穿于信息加工的各个步骤和阶段概括起来，主要有三种形式：A并行；B并行；C并行。（A 时间B 空间 C.时间+空间）三、应用题1、（11分）已知某机采用微程序控制方式，其存储器容量为512 X 48 （位），微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格

10、式，后继微指令地址采用断定方式，如图所示：微命令字段判别测试字段下地址字段J操作控制T 顺序控制>（1）微指令中的三个字段分别应多少位？（2）画出对应这种微指令格式的微程序控制器逻辑框图。解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件， 故该字段为4位，（如采用字段译码只需 3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（48-4 - 9 ） = 35 位。（2）对应上述微指令格式的微程序控制器逻辑框图B1.2如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转 移逻辑的输入是指

11、令寄存器 0P码，各状态条件以及判别测试字段所给的判别标志（某一位为1）,其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。2、（ 11分）假设某计算机的运算器框图如图 Sa、Sb为16位锁存器，4个通用寄存器由图 B1.2B2.2所示，其中ALU为16位的加法器（高电平工作），D触发器组成，0端输出，其读写控制如下表所示：读控制WWAoWA1选择100Ro101R1110R2111R30xx不写入写控制R0RA0RA1选择100R0101R1110R2111R30xx不读出ZALU¥I占:11 1'1样伦ft *5 A ft T阱*WA«%1*要求：(1

12、)设计微指令格式。解:图 B2.2撤撰令字枝12他、瞰憎令格式如节：tlVJ<Sa7as10Wp.F.F “(2)画出ADD , SUB两条微指令程序流程图。各字段意义如下：F1读RO R3的选择控制。F2写RO R3的选择控制。F3打入SA的控制信号。F4打入SB的控制信号。F5打开非反向三态门的控制信号LDALU 。F6打开反向三态门的控制信号LDA”，并使加法器最低位加 1。F7 锁存器 SB清零RESET信号。F8 - 一段微程序结束，转入取机器指令的控制信号。R 寄存器读命令W寄存器写命令(2) ADD、SUB两条指令的微程序流程图见图B2.3所示。图 B2.33、（11分）图

13、B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存 贮器IM最大容量为16384字（字长18位），数据存贮器 DM最大容量是65536字（字长16位）。 各寄存器均有“打入”（Rin ）和“送出” （Rout ）控制命令，但图中未标出。图 B3.1设处理机格式为：1710 90OPX加法指令可写为“ ADD X （ R1）”。其功能是（ACo） + （Ri） + XAC1，其中（Ri） + X ） 部分通过寻址方式指向数据存贮器，现取Ri为R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。解：加法指令“ ADD X （

14、 Ri） ”是一条隐含指令，其中一个操作数来自AC0,另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的 X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4 :相应的微操作控制信号列在框图外。图 B3.4图 B3.54、（ 11分）某计算机有8条微指令1118，每条微指令所包含的微命令控制信号见下表,aj分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位,请安排微指令的控制字段格式。*bcdei8hijh h h bU It.bJVVV777V777V777777777777解：为了压缩指令字的长度，必须设法把一个微指令周期中的

15、互斥性微命令信号组合在一个小组中，进行分组译码。经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命 令信号，剩下的a, c, d, g四个微命令信号可进行直接控制，其整个控制字段组成如下：01c01 b直接控制10f10 ia c d g11g11 jXX XXXXXX4位2位 2位5、（ 11分）运算器结构如图 B5.2所示，Ri，R2，R3是三个寄存器，A和B是两个三选一的多路开 关，通路的选择由 AS。,ASi和BSo，BSi端控制，例如 BSoBSi = 11时，选择R3，BSoBSi = 01时, 选择Ri,ALU是算术/逻辑单元。

16、S1S2为它的两个操作控制端。其功能如下：图 B5.2SiS2 = 00 时，ALU 输出=AS1S2 =01 时，ALU输出=A + BS1S2 =10 时，ALU输出=A -BS1S2 =11 时，ALU输出=A ® B请设计控制运算器通路的微指令格式。4位，其中一位判别测试位:解：采用水平微指令格式，且直接控制方式，顺序控制字段假设2位 2位2位3位1位3位ASo AS1S1 S2BSo BS1LDR1 , LDR2 , LDR 3P(JAR 1 ,PAR2 ,jjAR3L直接控制t<顺序控制 当P = 0时，直接用卩AR 1卩AR3形成下一个微地址。 当P = 1时，对

17、卩AR3进行修改后形成下一个微地址。6、（11分）某计算机有如下部件：ALU,移位器，主存M主存数据寄存器 MDR主存地址寄存器 MAR指令寄存器IR，通用寄存器 R） R3，暂存器C和Db（1）请将各逻辑部件组成一个数据通路，并标明数据流向。（2）画出“ ADD R,（艮）+ ”指令的指令周期流程图，指令功能是（R） + （艮）t RoIREERoMBRR2匚图 B6.2MAR解：（1）各功能部件联结成如图所示数据通路:图 B 6.4（2 ）此指令为RS型指令，一个操作数在 R1中，另一个操作数在 R2为地址的内存单元中，相加结果放在R1中。图 B 6.5MAR：取出内存单元中的操作数tD暂

18、存（说明）：取R操作数t C暂存器。：送地址到 器。：相加后将和数t R。7、（ 11分）图B8.2给出了微程序控制的部分微指令序列，图中每一框代表一条微指令。分支点a由指令寄存器IR5 , IR6两位决定，分支点 b由条件码标志c决定。现采用断定方式实现微程序的程 序控制，已知微地址寄存器长度为8位，要求：（1 ）设计实现该微指令序列的微指令字顺序控制字段的格式。（2）画出微地址转移逻辑图。IAII B IRi=一亡E 1RSi.a41I_e_11 j?1I£11F1C*=lI仇=0-6l_ C L Z/ a|1i1Jr 11 JL I1K图 B8.2解：（1）已知微地址寄存器长度

19、为8位，故推知控存容量为 256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位Pi , P2 （直接控制），故顺序控制字段共 10位,其格式如下，A|表示微地址寄存器：P1P2 A1,A2 A 8判别字段下地址字段（2 ）转移逻辑表达式如下：A8 = P 1 IR6 TiA = P 1 IR5 TiA 6 = P 2 Co Ti其中T|为节拍脉冲信号。在 P1条件下，当IR6 = 1时，Ti脉冲到来时微地址寄存器的第 8位 A将置“ 1 ”，从而将该位由“ 0”修改为“1”。如果IR6= 0，则A的“0”状态保持不变，A7, A的修改也类似。根据转移逻辑表达式，很容

20、易画出转移逻辑电路图，可用触发器强制端实现& （11分）CPU结构如图B9.1所示，其中有一个累加寄存器AC , 一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。(1)(2)(3)标明图中四个寄存器的名称。图 B9.1简述指令从主存取到控制器的数据通路。简述数据在运算器和主存之间进行存/取访问的数据通路。解:d为程序计数器PG（1）a为数据缓冲寄存器 DR，b为指令寄存器IR ，c为主存地址寄存器,（2）主存M t缓冲寄存器 DR t指令寄存器IR t操作控制器。（3）存贮器读 ：M t dr t ALU tAC存贮器写：AC t dr t M9、（ 11分）今

21、有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作， 今假设完成各步操作的时间依次为100 ns,100 ns,80 ns,50 ns 。请问：（1）流水线的操作周期应设计为多少？（2） 若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟 多少时间进行。（3）如果在硬件设计上加以改进，至少需推迟多少时间？解流水线的操作时钟周期t按四步操作中最长时间来考虑，所以t=100ns.（2）两条指令发生数据相关冲突情况：ADD R1,R2,R3 ;R2+R3 ->R1SUB R4,R1,R5 ;R1-R5->R4两条指令在流水线中执行情况如下表所示：时钟指令

22、1234567ADDIFIDEXWBSUBIFIDEXWBADD指令在时钟4时将结果写入寄存器堆（R1）,但SUB指令在时钟3时读寄存器堆（R1）.本来 ADD指令应先写入 R1,SUB指令后读R1,结果变成SUB指令先读R1,ADD指令后写R1,因而发生两条指 令间数据相关如果硬件上不采取措施，第2条指令SUB至少应推迟2个操作时钟周期（2 X 100ns）. 如果硬件上加以改进（采取旁路技术）,可推迟1个操作时钟周期（100ns）.10、（ 11分）在流水CPU中，将一条指令从取指到执行结束的任务分割为一系列子任务，并使各子 任务在流水线的各个过程段并发地执行，从而使流水CPU具有更强大的

23、数据吞吐能力。请用时空图法证明这个结论的正确性。解：假设指令周期包含四个子过程：取指令（IF ）、指令译码（ID ）、进行运算（EX ）、结果写回（WB），每个子过程称为过程段（S）,这样，一个流水线由一系列串连的过程段组成。在统一时 钟信号控制下，数据从一个过程段流向相邻的过程段。入一S1S2S3S4<b）非it水热时空昭图 B18.4图B18.4 （ B）表示非流水 CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能 开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。图B18.4 （C）表示非流水 CPU的时空图。由于上一条指令与下一条指令的四个过程

24、在时间上 可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。比较后发现：流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行了 2条指令,因此流水CPU具有更强大的数据吞吐能力。11、（ 11分）在流水处理中，把输入的任务分割为一系列子任务， 并使各子任务在流水线的各个过程 段并发执行，从而使流水处理具有更强大的数据吞吐能力。请用定量分析法证明这个结论的正确性。解：衡量并行处理器性能的一个有效参数是数据带宽（最大吞吐量），它定义为单位时间内可以产生的最大运算结果个数。设P1是有总延时T1的非流水处理器，故其带宽为1/T1。又设Pm是相当于P1 m段流水处理器延迟时间Tr，故Pm的带宽为1/（ Tc+Tr）。如果Pm是将P1划分成相同延迟的若干段形成的， 则mTc因此P1的带宽接近于1/mTc，由此可见，当 mTc>Tc+Tr满足时，Pm比P1具有更 大的带宽。