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1、1一个项U的输入输出端口是定义在(A ) 1-5 ACDCD 6-10 CCACAA.实体中：.B.结构体中：C任何位置：D.进程中。2. MAXPLUS2中编译VHDL源程序时要求(C )A.文件名和实体可以不同轻：B.文件需和实体名无关：C.文件名和实体名要相同：D.不确定。3. VHDL语言中变量定义的位置是(D )A.实体中中任何位置：B.实体中特崔位置：C.结构体中任何位宜：D.结构体中特定位置。4可以不必声明而直接引用的数据类型是(C )A. STD_L0GIC : B. STD_L0GIC_VECT0R： C. BIT： D. ARRAYo5. MAXPU： S2不支持的输入方式
2、是(D )A文本输入:原理图输入：C波形输入；D 矢量输入。&大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是 (C )A. FPGA全称为复杂可编程逻辑器件：B. FPGA是基于乘积项结构的可编程逻辑器件：C.基于SRAM的FPGA器件，在每次上电后必须进行一次配宜：D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。7下而不属于额序语句的是(C )A. IF 语句：B. LOOP 语句：C. PROCESS 语句：D. CASE 语句。& VHDL语言是一种结构化设计语言：一个设讣实体(电路模块)包括实体与结构体两部分，实体体描
3、述的是(A )A.器件外部特性：B.器件的内部功能：C.器件的综合约束；D.器件外部特性与内部功能。9 .进程中的信号赋值语句，其涪号更新是(C )A.按顺序完成：B.比变量更快完成；C.在进程的最后完成：D.都不对工10 .嵌套使用IF语句，尖综合结果可实现：(A )A.带优先级且条件相与的逻辑电路：B.条件相或的逻辑电路：C,三态控制电路；D.双向控制电路。一、单项选择题：(20分)IP核在EDA技术和开发中具有十分重要的地位：提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP孩为AA 瘦 IPIfil IP C.胖 IPD.都不是2.综合是EDA设计流程的关键
4、步骤，在下而对综合的描述中，D是错误的。扎综合就是把抽彖设il 层次中的一种表示转化成另一种表示的过程：B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件：C.为实现系统的速度、而枳、性能的要求，需要对综合加以约束称为综合约束：D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3 .大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是/扎FPGA全称为复杂可编程逻辑器件：B. FPGA是基于乘积项结构的可编程逻辑器件：C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置：D.在
5、Altera公司生产的器件中，MAX7000系列属FPGA结构。4 .进程中的涪号赋值语句，其信号更新是CA.按顺序完成：B.比变量更快完成：C.在进程的最后完成：D.都不对。5 . VHDL语言是一种结构化设讣语一个设计实体（电路模块）包括实体与结构体两部分，结构体描述A.器件外部特性：B器件的内部功能：C.器件的综合约束：D.器件外部特性与内部功能。6 .不完整的IF语句，具综合结果可实现AA.时序逻辑电路B 组合逻辑电路C.双向电路D,三态控制电路7,子系统设讣优化，主要考虑提高资源利用率减少功耗（即而积优化），以及提高运行速（即速度优化）；指出下列哪些方法是面积优化-B.流水线设计资源
6、共享逻辑优化串行化寄存器配平关键路径法A. B. %D. （D下列标识符中，B是不合法的标识符。A. StateOB. 9moonC. Not Ack 0D. signail9.关于VHDL中的数字.请找出以下数字中最大的一个：AA.8tt276#C. 10ttl70tt D. 16ttE#El10-卜列EDA软件中，哪一个不具有逻辑综合功能：A. Max+Plus IIB. ModelSimC.Quartus IID.Synplify二.EDA名词解释，写出下列缩写的中文（或者英文）畲乂：（14分）LPM 2. RTL 3. UART4. ISP 5. IEEE 6. ASIC 1. LAB
7、三、VHDL程序填空：(10分)LIBRARY IEEE：USE 1EEL STD_L0GIC_1164. ALL： 8位分频器程序设计USE 1EELENTITY PULSEISPORT (CLKFOUTEND：ARCHITECTURE one OF.ALL：:IN STD_LOGIC;:IN:OUT STD-LOGK );IS(7 DOWXTO 0);SIGNAL FULL : STDLOGIC;BEGINP REG: PROCESS(CLK)CNT8 : STD-LOGIC-VECTOR(DOWXTO 0);BEGINIFTHENIF CNT8 = 11111111 THENCXT8;
8、一当CXT8 H数H满时，输入数据D被同步预置给计数器CNT8FULL = 一同时使溢出标忠倍号FULL输出为高电平ELSE CNT8；一否则继续作加1计数FULL =0且输出溢出标志信号FULL为低电平END IF：END IF;END PROCESS P_REG;P DIV: PROCESS(END;0102030405060708091011121314151617VARIABLE CXT2 : STD-LOGIC;BEGINIF FULf EVENTAND FULL =, rTHENCNT2；一如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = i THEN FOUT
9、 = i ;ELSE FOUT二O;END IF;END IF;END PROCESS P_DIV;四、VHDL程序改错： (10分)LIBRARY IEEE :USE IEEE. STD-LOGICJ 164. ALL :USE IEEE. STD-LOGICLUNSIGNED. ALL;ENTITY LED7CNT ISPORT (CLR:IX STD_LOGIC;CLK : IN STD-LOGIC;LED7S :OUT STD_L0GIC_VECT0R(6 DOWNTO 0);END LED7CNT;ARCHITECTURE one OF LED7CNT ISSIGNAL TMP :
10、STD_L0GIC_VECT0R(3 DOWNTO 0);BEGIN ec : r!T ArriTQQ (r d CTBEGINIF CLR =f THENTMP = 0;ELSE IF CLK-EVENT AND CLK = f THENTMP = TMP . 118EXD IF;19END PROCESS:OVTLEDOCESS(TMP) 20BEGIN21222324252627282930313233CASE TMP ISWHEN 0000WHEN 0001WHEN 0010WHEN 0011WHEN 0100WHEN 0101 when ono WHEN oniWHEN 1000WH
11、EN 1001*WHEN OTHERSLED7S = oinin；LED7S = 0000110；LED7S = *ionon；LED7S = *1001111；LED7S = *1100110；LED7S = 1101101：LED7S = *1111101：LED7S = 0000111；ledts = linin；LED7S = llOlin;LED7S 冷)；34EXD CASE;35END PROCESS;36END one;在程序中存在两处错误，试指出，并说明理由： 提示：在MAX+PlusII 10. 2上编译时报出的第一条错误为:waveform element must be
12、Error ine 15： File */led7cnt. vhd： Type error: type std_logic_vector ” 第行，错误：改正：第行，错误：改正:五、VHDL程序设计：(16分)设计一数据选择器MUX,英系统模块图和功能表如下图所示。试采用 下面三种方式中的两种来描述该数据选择器MUX的结构体(a)用i语句0(b)用case语句。(c)用when else语句qLibrary ieee：Use ieee. std_logic_1164. all:Entity mymux isPort (sei ： in std_logic_vector (1 downto 0)
13、;选择信号输入Ain, Bin : in std_logic_vector (1 downto 0);数据输入Cout ： out std_logic_vector(1 downto 0);End mymux;一、单项选择题：(20分1大规模可编程器件主要有FPGA. CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是A. CPLD是基于查找表结构的可编程逻辑器件：B. CPLD即是现场可编程逻辑器件的英文简称:C.早期的CPLD是从GAL的结构扩展而来；D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构2 .综合是EDA设讣流程的关键步骤，综合就是把抽象设讣层次中的
14、一种表示转化成另一种 表示的过程：在下而对综合的描述中，是正确的。扎综合就是将电路的高级语胃转化成低级的，可与FPGA / CPLD的基本结构柑映射的网表文件.B.综合是纯软件的转换过程，与器件硬件结构无关：C.为实现系统的速度、而积、性 能的要 求，需要对综合加以约束，称为强制综合。D.综合可理解为，将软件描述与给定的硬件结构用 电路网表文件表示的映射过程，并且这种映射关系是唯一的：3 . IP核在EDA技术和开发中具有十分重要的地位 IP分软IP、固IP、硬IP：下列所描述的IP核中，对于硬IP的正确描述为0 A.提供用VHDL等硬件描述语育描述的功能块，但不涉及实现该功能块的具体电路：B
15、.提供设汁的最总产品模型库：C.以网表文件的形式提交用户，完成了综合的功能块：D.都不是4 .基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入一配一f编程下载f硬件测试。功能仿真时序仿真逻辑综合配置引脚锁孑至A.B.肉C.5 .下而对利用原理图输入设讣方法进行数字电路系统设计，那一种说法是不正确的A.原理图输入设讣方法直观便捷.但不适合完成较大规模的电路系统设计：B.原理图输入设il方法一般是一种自底向上的设计方法：C.原理图输入设il方法无法对电路进行功能描 述：D.原理图输入设计方法也可进行层次化设讣。6 .在VHDL语胃中，下列对进程（PROCESS）语句的语句结
16、构及语法规则的描述中，不正确的是A. PROCESS为一无限循环语句：敏感信号发生更新时启动进程，执行完成后等待下一次进程启动。B.敏感fg号参数表中.不一定要列出进程中使用的所有输入信号：C进程由说明部分、结构 体部分、和敏感借号三部分组成：D当前进程中声明的变量不可用于苴他进程。7 .嵌套使用IF语句，其综合结果可实现A.带优先级且条件相与的逻辑电路：B.条件相或的逻辑电路：C三态控制电路：D.双向控&电子系统设计优化，主要考虑提高资源利用率减少功耗即而积优化，以及提高运行速度一即速度优化：指出下列那种方法不属于速度优化：A.流水线设il B.串行化关键路径法D.寄存器配平9.在一个VHDL设讣中idata是一个信号数据类型为integer,数据范14 0 to 127,下面哪个赋值语句是正确的A. idata := 32;B. idata = 168A0S： C. idata = 16#7f?El;D. idata := BSlOlOft：10下列EDA软件中，哪一不具有逻辑综合功能：A. Has 二 Plus IIB.ModelSimC. Quartus IID. Synplify二、EDA名词解释，写出下列缩写的中文（或考英文）含义：（14分）HDLSOPC2. LUT3. JTAG4. GAL5. EAB6. IP7.