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1、PID算法及其FPGA实现PID限制器结构清楚,参数可调,适用于各种限制对象,PID限制器的核心思想是针对限制对象的限制需求,建立描述对象动态特性的数学模型,通过 PID参数整定实现在比例,微分,积分三个方面参数调整的限制策略来到达最正确系统响 应和限制效果,式子如下:(3. 1)*(*) = * .M1* 3r触 + Y*其中,多为比例靖技.n为戳分叫胡褥敢.丁为篦分时网常次.&却力抑制+ 0在数字限制系统中,PID限制规律的实现必须用数值逼近的方法.当采样周期相时,用求和代替积分、用后向差分代替微分,使模拟PID离散化变为差分方程.卜(2用.(3.2) I%(3.3) 由T箕中.T为果样周
2、期.上为果样序号.曲式U.D. 明巩酎4勺 *)*“* 与(*()一言*一1)(151式(3为FJD位*型限制翼法.其中士 勺肛 力就分系教* = 为微分系tt-由上式可以看出*也JEM限制法不方便.这是由于11加偏差“蜕要占用技器的存 储睢元.再翻上式可以掰出下式事遍上-力-D*丸*LM*(3. 6)以6)叽上-1* */封幻-叫 + *,4*) + % k(上卜 W-IJ + f(i - 2H (X ?) R曜孱r4次)h伏-0 + 4/(* -2)(3,3)其中j 54匕*氢=%.田5 Wh*对式1的和0或可以用#竹编构来式子3.8就是我们的位置式PID算法:下面就是我们要实现上式PID
3、算法.PID的FPGA实现:得至上尸3) 叩)M-丸母Pi */姑-1)(491八中-不与巧%： -P； *(*-1)(*)-1( +far繇示设定,或示次际值* pm内、内、内、门为督你变.Verilog 实现：view plaincopy to clipboardprint?.timescale 1ns /1ps././ Company:./ Engineer:././ Create Date:21:02:51 05/14/2021./Design Name:./Module Name: pid./Project Name:./T arget Devices:./ Tool version
4、s:./ Description:././ Dependencies:/./ Revision:./ Revision 0.01 - File Created./ Additional Comments:././module pid( input clk,input rst_n,input 8:0 error,output reg 16:0 uk)；/reg 16:0uk;wire 16:0uk_wire;reg 8:0error_1,error_2;parameter k0=5;parameter k1=1;parameter k2=1;always (posedge clk)beginif(!rst_n)beginerror_1=0;error_2=0;endelsebeginerror_1=error;error_2=error_1;endend/reg 14:0uk1;always (posedge clk)beginif(!rst_n)beginuk=0;uk117d15000)&(uk_wire17b1000_0000_0000_00000)beginuk=17d15000;endelsebeginuk1=uk14:0;uk=uk_wire;