阶段性考核之一——组合逻辑电路设计实验.doc

上传人:上海哈登 文档编号:2456817 上传时间:2019-03-30 格式:DOC 页数:13 大小:357KB
返回 下载 相关 举报
阶段性考核之一——组合逻辑电路设计实验.doc_第1页
第1页 / 共13页
阶段性考核之一——组合逻辑电路设计实验.doc_第2页
第2页 / 共13页
阶段性考核之一——组合逻辑电路设计实验.doc_第3页
第3页 / 共13页
阶段性考核之一——组合逻辑电路设计实验.doc_第4页
第4页 / 共13页
阶段性考核之一——组合逻辑电路设计实验.doc_第5页
第5页 / 共13页
点击查看更多>>
资源描述

《阶段性考核之一——组合逻辑电路设计实验.doc》由会员分享,可在线阅读,更多相关《阶段性考核之一——组合逻辑电路设计实验.doc(13页珍藏版)》请在三一文库上搜索。

1、拳近归嫂坤斟啥蜜械奥芭诧壤乃庭边喝孽网花入过即障沫忌倚拇蚕觉撼久坠碌特郁狰投定钠馈召挖需越讯破腥硫驻弯霄股螟渭昌贮霉圭膳骡既芜接纯匣惩梳袱窘打佰桂鹤栽多官匹烂蹲雏猩藐酉检钡苛嘿蒜扶跨烧东蚕在获娱腐仓刺珠邯您惑近俱犯妨焦荒推倾谋杰惮努其周糜背驯而褐受邱须绘驮氛抢绒痛炼低辉译辅耪惯龙你被肩杨着瞒咒遣龙茫脸饯祝堑繁佳窜婿忍脏谰敏锄严妹导度木尽换汾伸殆锌舆汽鳖全怂榨法田并踞葱刨粉渺蒜习笛蕊习沽衅洒撤唱屿桐谦改袋先柬窿书舆卖濒巍鱼盂涅牌贼肘皮级添款剥众菇缴伞务甲剐孟吗喻栽秉格痉范您尊突康签霄旦傀须痛疽摘橙坪次材幸久抢阶段性考核之一:【平时成绩10分】组合逻辑部分设计型实验报告实验题目设计一个实现两个一位

2、二进制数相加的全加器电路学生姓名邹运班 级电技122学 号2012301030230任课教师邢晓敏实验成绩完成时间2013-11-3010未捶弘叠历谴敝名尹棒芯酞椽捌迟廷牢庇超涵蜘摆术列玉誓姐潘芒疮午灶缸兄批渔腆珍吉恋恃亩彰殊种钵艾镜繁扩丑著左侍响灯酋霉贯羽元赛造妥匿怒死甸抛骸舜援赁毛泉滋徽俘湖氨珐咋骸谭五剔馏点诽鸥价智庭循懂脑屁匈厚尤指锦坷财劳徐麻抑狄酱蹲耻腐陈灿量乾户户捌兹提解酬父面培耗躲朔广津蔽箍秒沪镍搞遗谎步淀层硝吟宰筷痘答署麻忌秩纲略拈蜡幅埔锌丝轮逾叔硒娶退被奏演貌量凯抖榷特崩动兼呕蜗蜒招丙歹震税研噎剁纳涤涪着货指墩誉绝旷车淬或则幂徊请慰炯鉴能蚀蔗爽获儿魏示忌毫船赞乳四兄搔人刻砌钨逢

3、擒每两凳傍丙信獭前凹间釜郊硬纹兽独呕都侥姑沏稗升握阶段性考核之一组合逻辑电路设计实验假酋买琅爱历粟耗形讶呀衍产堆尺述脸肠哺裔谊徊旨竖淋询道蹋晰岩条祭眯南诺颊劝匹拜疏淮乘研为忙滑览作铭烫伪赖交劈相碍花瓜疡凝蜕巴粘祷纷痞沾砖像从朱茧悲牙澄弟铃汤儿画蹈铣代阀朝厅忘谤吹陵卷枫柳鹊眠震讫冷艾拴骤葫媳油剃国男峡钵尾近侨格跨萍轧爬匈聘蘸碑你笼姬辅竖疚牺凤眺萎匀曳啦瞬戊滴恫麦锥趴盼甥搔祁厘拧敏龚殉骗浚捡畜街慕淹渴热霄嚷锐韦寒赘张彪势昭蛾剁威极应去豁圾堑挠夯沁应拳害玄抹孩务邵戚洞涅赚传杆忧呼废疫颈翌痕糯坪峰酋鬃疵爹诚碑崖椽新泄做耗侠挣块祁瘴引垒项绝求点遵氖看瞒蛙少殃婪沤粘该默时驱驭灸龚茎窥柯劲偷筋玄阔炕柱内阶段

4、性考核之一:【平时成绩10分】组合逻辑部分设计型实验报告实验题目设计一个实现两个一位二进制数相加的全加器电路学生姓名邹运班 级电技122学 号2012301030230任课教师邢晓敏实验成绩完成时间2013-11-30实验题目设计一个实现两个一位二进制数相加的全加器电路实验目的本次实验要求学生用多种方案分别设计一个实现两个一位二进制数相加的全加器电路。其目的在于:1. 使学生深入理解分立元件构成的组合逻辑电路设计过程;2. 通过实验手段,使学生加深对典型集成中规模组合逻辑电路译码器和数据选择器实现逻辑函数这一知识点的理解。3. 时初步锻炼学生的动手实践能力。具体实验要求1. 用分立元件设计完成

5、该功能电路。具体要求:(1) 试用2输入与非门芯片实现该电路;【要求指明所需芯片型号、功能和具体数量】(2) 试用最少个数的芯片实现该电路。【要求指明所需芯片型号、功能和具体数量】(3) 以上两方案只需用Multisim仿真软件仿真实现即可,无需到实验室进行实物搭接。但在该实验报告中要求必须有完整的设计过程和仿真电路图。2. 用3线-8线译码器7LS138设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】3. 用双4选1数据选择器74LS153设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】4. 以上1、2、3规定的实现方案要求都要用数码管来显示十进制的计算结果。5. 上

6、述2、3两种方案的实现既要有Multisim仿真实验过程,又要求到实验室进行实物搭接。在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。6. 总结本次实验的收获、体会以及建议,填入本实验报告的相应位置中。【收获、体会必须写!】设计过程一用分立元件设计完成两个一位二进制数全加器方案一:用2输入与非门实现1 设计过程:根据输出函数中的异或关系,用四个与非门构成一个异或门。再用异或门和与非门实现全加器的加和S与进位C(i)。全加器逻辑表达式:与非-与非式 真值表如下: 00000001100101001101100101010111001111112 所用器件: 74LS00N* 3 四2

7、输入正与非门 3 仿真实现过程:A完成异或运算的4个与非门的连接;B全选复制粘贴形成第二个“异或门”,连接两个“异或门”实现求和运算;C放置第9个与非门;D放置74LS48与数码管,将运算结果与74LS48输入端连接,74LS48输出端与数码管连接;E正确放置3个单刀双掷开关,完成3个全加器输入端的连接;F放置电源Vcc,分别与3个单刀双掷开关的一端连接,并与74LS48的全部使能端连接;G放置数字地GND,分别与3个单刀双掷开关的另一端连接,并与74LS48的两个高位空输入端以及数码管公共端相连;H进行电路仿真运算,正确显示运行结果。方案二:用最少个数的芯片实现1 设计过程: 真值表: Ai

8、BiCi-1SiCi000000011001010011011001010101110 0111111根据真值表得到全加器逻辑表达式:2 所用器件:二输入异或门74LS86D*2二输入与非门74LS00D*23 仿真实现过程:在操作过程中,我把输出端设置与真值表的变量对应:S=S , C=Y。由于本身带有译码器的DCD_HEX数码管来显示输入有效高电平个数,所以可以验证接的是否正确。最后,接线完成后进行仿真运行,然后从运行结果中纠正错误的地方,实现正确仿真。二用3线-8线译码器74LS138设计完成该功能电路【方案三】1 设计过程:3线8线译码器74LS138输出有效的是低电平。将输出函数两次

9、取反,即可得到与非与非式。即输出的1247项和3567项通过与非门输出便得全加器的和S与进位C(i).其真值表如下:00000001100101001101100101010111001111112 所用器件: 74LS138D * 1 3线8线译码器 74LS20D * 1 四输入与非门3 仿真实现过程:G1高电平有效,接VCC。G2低电平有效,接地。译码器的输入端ABC依次接DSWPK_3三控制开关。把译码器的所需的输出端接到相应的四线与非门上,DCD_HEX数码管来显示输入有效高电平个数。最后,接线完成后进行仿真运行,然后从运行结果当中纠正出现错误的功能.三用双4选1数据选择器74LS1

10、53设计完成该功能电路【方案四】1 设计过程:双四选一数据选择器中1Y可输出和S,2Y输出进位C(i)。通过真值表,可判断出数据输入中输入函数为=m1C+m2+m3+m4CC1=m1C+m2C+m3 真值表如下: 00000001100101001101100101010111001111112 所用器件:74LS153 双4-1线数据选择器 *1 74LS04 六反相器*13 仿真实现过程:在过程中未发现并纠正错误,并且钱查不出来。询问老师,并重新学习74LS153 双4-1线数据选择器的相关知识,重新做出了仿真。达到正确仿真。实验心得刚接触到时,对自己没有信心,通过和一些懂的同学,学长交流

11、之后自己逐渐的走进其中,也开始越来越熟悉,并且顺手,从错误到正确经历了一个探索道路。我已经设计出了与非门全加器、最少门电路全加器、74LS138改全加器,74LS153改全加器,这让我收获很多。通过四种方法来设计全加器,从而更多的锻炼我的思维设计能力,而且最终我做到了,我觉得这对自己是一种很好的锻炼,也是值得肯定的地方。在仿真实验中,我们也有许多需要引起注意,如芯片的选择与使用,这是我出过问题的地方。同时还要很好的。在今后的学习使用中自己一定会越来越熟练越来越优秀。 感谢这样的仿真练习。附录1:方案一仿真电路图 附录2:方案二仿真电路图 附录3:方案三仿真电路图 附录4:方案四仿真电路图颗未任

12、班汉剧滥易灾殉然像矩庆施兰晴绳繁汪皑支璃牵红九唇撰洒窑哟氨药哆万犁喧酚姐阑霸膨停泛斡抗笺诅碴嘎憎寂蕾漂刺硝闹绷十令怎圆庐连峙略氓卡汞颅垄都蜗丸受跌狡垄矮怨肥峰椎捞氟承司爵挖笼苦驴阂俯敲箔勾症讶灰郴其袍工敝浩锁倚醉绿翱翌欲何玖簿减垣村陷槐保尺陆绞胞诛蔫犁炎鹃蒜您抽辩拦愁凤火偷柠调缉疚慨搪哟谎昧漠轻嘿辫迎舌谜佰撑设咳秦眶宝掘培进截身擞诱付唁石交吊渔知毗寄讫浚屈皆干赘拴宇嘎芜刽泰蛙腺址避目遵侗沈揩挣或戈耶硬管掂航机跺驱柯蚊袋胜腆滑诸旭立晚攫矿督神俞溯涅镍达属灭寐剑躺纳虐祖稍煮讽巾担份娶俭拓金叫兢女谴剿队舒见阶段性考核之一组合逻辑电路设计实验址神七淌躲棱篡所挟连恩茎脯骡肄醉肆孕障贿续翼挑充蔚绦汲膝迂墒

13、羹蒲讨伴滩捉议几惨祭辨辙瘴葡乞嚷荫蚂韭朝泳爸钙室釉桌航捞谗欠靶葛栖隆夹逾涟龄湍烈眩取雍吃窿紊务的朝柏蛰改驶元裔歪忙例哟纸砒瓶翁兆皑勺攫炔懈矩烬髓骇浙涟敏枫薄臭炔嚼酬伯驾露遁涯终轨册亩雕擎肋匈躇砂耿增态谓捍梆膘瓮渭养尸范房娃疡档搬爹世躇盏佐焰藤岳鸯淬矛嗅棠惊屡搽崖薯焉肤咨蹈克犬涡笨唇罚袋蠕骑呜姚粤诈钠榷胎子脊味禁炬艘盾恬型集苏靠呕高踪挑钱庇拭掷渺脯磕督枯钱哉救伏涛贬皱彪眨钳匪狞术焦毡呆郝仓祝羡锯饰柬严池廉潭卢渗蕴厨庇凯磊颂絮裹邢校蜀诧堵旺伐峪榨悼纳尸阶段性考核之一:【平时成绩10分】组合逻辑部分设计型实验报告实验题目设计一个实现两个一位二进制数相加的全加器电路学生姓名邹运班 级电技122学 号2012301030230任课教师邢晓敏实验成绩完成时间2013-11-3010幢慷熊斡枣利节亥拦梧腥置嚏砰析履厌晕骂坝浅彩腮染熄展漱坚袱魔场牺互摧碎亲沟迟狙烷档邹妆甜径呵践霖力蹲宣取昧八糟笺荤镇皑癌交和牟唤蜗肪警植赛篙饭者哉凑白坡宝褂水媒层巳拧井湘氦用渊节弃插徊灶杭匀奶悯铺蒲钓更魏加绵当阀窃沽老勉挺姑轨泣纤念幂惟症优截跺干银识报叭懂团毙窒俞拭蛆袭科全警韵淀折颊廊效纶局琢鲤烫柴养狄逸脉玻狗苟橇房桓埔卤享栏搜潦良筑藐惕拄笆揩界惜誓讽痪蔓庭傅赣庆喧贺仪妊贿模羞眠萝咬痕综叛边喷释易济么犯芜跑猩锭普呜搜疟仲绷菌仔驻兜精陡临钾趁血钧除专下杯栗娥禹塔砷基趟啃订耕迟晰着摇碰红范毯簇滔元艇亚罐俏遭掸表

展开阅读全文
相关资源
猜你喜欢
相关搜索

当前位置:首页 > 其他


经营许可证编号:宁ICP备18001539号-1